Adressbus

Der Adressdecoder ist an einen Adressbus 5 von n+m Bit Breite angeschlossen, dessen n höherwertige Bits vom Zeilendecoder 3 empfangen werden und dessen m niedrigerwertige Bits vom Spaltendecoder 4 empfangen werden.

The address decoder is connected to an address bus having n+m bit width, whose n high-order bits are received by line decoder and whose m low-order bits are received by column decoder .

Integrierte Ein-Chip-Schaltung (107) mit einer Anzahl von Blöcken von Speicherzellen (200a, 200b, 200c, 200d), Adressdekodiermitteln (201) die jeden der Blöcke der Speicherzellen mit einem gemeinsamen Adressbus (202) koppeln, und einer Anzahl von Dateneingabe-Ausgabe-Leitungen (203a, 203b, 203c, 203d), die mit einem Datenbus (204) verbunden sind, wobei die integrierte Ein-Chip-Schaltung weiterhin einen Controller (103) aufweist, der mit dem Adressbus (202) und dem Datenbus (204) gekoppelt ist, wobei jeder Block mit einem einzelnen jeweiligen Adressdecoder (201a, 201b, 201c, 201d) gekoppelt ist, der das Adressdecodermittel bildet und betreibbar ist, um sowohl Zeilen- als auch Spaltenadressbits zu decodieren, die an den Block gerichtet sind, dadurch gekenneichnet , daß der Controller betreibbar ist, um ein einzelnes Adresswort mit sowohl Zeilen- als auch Spaltenadressinformation an den Adressbus abzugeben, um eine gewählte Anzahl von Speicherzellen zu veranlassen, ein Datenwort mit dem Datenbus zu kommunizieren, und wodurch die Blocks unabhängig adressierbar sind, wobei der Controller selektiv betreibbar ist, um einen oder mehrere ausgewählte Blöcke der Anzahl von Blöcken durch Adressieren nur von Speicherzellen der verbleibenden Blocks von der Benutzung zu isolieren.

A single chip integrated circuit (107) comprising a plurality of blocks of memory cells (200a, 200b, 200c, 200d), address decoding means (201) coupling each of said blocks of memory cells to a common address bus (202) and a number of data input/output lines (203a, 203b, 203c, 203d) coupled to a data bus (204); said single chip integrated circuit further comprising a controller (103) coupled to the address bus (202) and the data bus (204), wherein each block is coupled to a single respective address decoder (201a,201b,201c,201d) constituting said address decoding means and operable to decode both row and column address bits directed to said block; characterised in that said controller is operable to present a single address word having both row and column address information onto said address bus so as to cause a selected number of said memory cells to communicate a data word with the data bus; and whereby said blocks are independently addressable in that said controller is selectively operable to isolate from use one or more selected blocks of said plurality of blocks by addressing only memory cells of remaining blocks.

Datenprozessor, bei dem eine Speicherzugriffs-Adressinformation eine größere Bitlänge als die im Prozessor verarbeiteten Daten aufweist, mit einem Adressbus (10), einem Datenbus (20), einem ersten und einem zweiten Befehlsadressregister (31, 30), die mit dem Adressbus (10) und dem Datenbus (20) verbunden sind und für das jeweilige Speichern eines höherwertigen Teils und eines niederwertigen Teils der Adresse eines zu lesenden Befehls verwendet werden, einer arithmetischen und logischen Einheit (60) die mit dem Datenbus (20) verbunden ist und eine Berechnung aufgrund des Inhaltes des zweiten Befehlsadressregisters und eines Offset, der in einem Relativadress-Verzweigungsbefehl enthalten ist, durchführen kann, einer Steuerschaltung (70), die mit der arithmetischen und logischen Einheit derart verbunden ist, um ein Inkrementierungssignal (71) oder ein Dekrementierungssignal (72) aufgrund des Ergebnisses der Berechnung durch die arithmetische und logische Einheit zu erzeugen, einem Inkrementer/Dekrementer (41), der über den Datenbus mit dem ersten Befehlsadressregister (31) verbunden ist und durch das Inkrementsignal (71) und das Dekrementsignal (72) derart gesteuert wird, daß der Inhalt des ersten Befehlsadressregisters (31) erhöht wird, wenn das Inkrementsignal empfangen wird, und der Inhalt des ersten Befehlsadressregisters (31) vermindert wird, wenn das Dekrementsignal empfangen wird.

A data processor in which a memory access address information has a bit length larger than that of data processed in the processor, which comprises an address bus (10), a data bus (20), first and second instruction address registers (31, 30) coupled to the address bus (10) and the data bus (20) and used for respectively storing a more significant portion and a less significant portion of the address of an instruction to be read, an arithmetic and logic unit (60) coupled to the data bus (20) and capable of executing a calculation on the basis of the content of the second instruction address register (30) and the offset contained in a relative address branch instruction, a control circuit (70) coupled to the arithmetic and logic unit so as to generate an increment signal (71) or a decrement signal (72) on the basis of the result of the calculation by the arithmetic and logic unit, an incrementer/decrementer (41) coupled through the data bus to the first instruction address register (31) and controlled by the increment signal (71) and the decrement signal (72) so as to increment the content of the first instruction address register (31) when the increment signal is received and to decrement the content of the first instruction address (31) register when the decrement signal is received.

In der Figur 2 ist ein anderes Ausführungsbeispiel dargestellt, daß sich von dem der Figur 1 dadurch unterscheidet, daß der Adressbus A sowohl zum RAM als auch zum Peripheriebaustein P und überdies auch zum PLD geführt ist.

FIG. 2 illustrates an embodiment of the circuit arrangement which differs from that of FIG. 1 in that the address bus A leads both to the RAM as well as to the peripheral device P and, moreover, also to the PLD.

Eine Redundanz-Implementationsschaltung, wie im Anspruch 1 beansprucht ist, die eine Vielzahl von redundanten Adressenleitungen umfaßt, die mit jeweiligen Adressenleitungen auf einem Adressbus verbunden sind, wobei die Schaltung weiter eine Vielzahl von redundanten Adressenleitungstreibern (24a) und Testleitungs-Ausgangstreibem (30a), die jeweilig den Adressenleitungen zugeordnet sind, umfaßt, wobei die redundanten Adressenleitungstreiber angeschlossen sind, um hereinkommende Adressenbits auf den redundanten Adressenleitungen zu treiben.

A redundancy implementation circuit as claimed in claim 1 comprising a plurality of redundant address lines connected to respective address lines of an address bus, the circuit further comprising a plurality of redundant address line drivers (24a) and test line output drivers (30a) associated respectively with the address lines, the redundant address line drivers being connected for driving incoming address bits onto said redundant address lines.

Mikroprozessor (10,70), der an einen Coprozessor (30,80) gekoppelt werden kann, wobei der Mikroprozessor eine Ausführungseinheit (12) aufweist, die Befehle eines Programmes ausführt, eine Bussteuereinheit (14), die mit der Ausführungseinheit gekoppelt ist und einen Adressbus (40) und einen Datenbus (50) steuert, um einen Buszyklus zum Lesen oder Schreiben von Daten zu iniziieren, und einen Anschluß (15), der mit der Ausführungseinheit verbunden ist, wobei der Anschluß (15) mit einem Busy-Signal (BS) versorgt wird, das unter Steuerung des Coprozessors (30,80) einen ersten oder einen zweiten Logikpegel einnimmt, wenn der Coprozessor mit dem Mikroprozessor gekoppelt ist, wobei der erste Logikpegel angibt, daß der Coprozessor in einem ArithmetikOperationszustand ist, und der zweite Logikpegel angibt, daß der Coprozessor nicht in einem Arithmetik-Operationszustand ist, dadurch gekennzeichnet , daß der Anschluß (15) auf den zweiten Logikpegel festgelegt ist, wenn der Coprozessor nicht vorhanden ist, daß die Bussteuereinheit (14), ob der Coprozessor (30,80) abwesend ist oder nicht, einen ersten Buszyklus zum Zuführen eines ersten Befehlscodes an den Coprozessor (30,80) iniziiert, der eine durch den Coprozessor auszuführende Anweisung angibt, und daß die Ausführungseinheit (12) den Pegel dem Anschluß (15) detektiert, nachdem der Buszyklus zur Zuführung des Befehlscodes iniziiert ist, und der Bussteuereinheit (14) befiehlt, einen zweiten Buszyklus zum Auslesen von Statusinformation des Coprozessor (30,80) zu iniziieren, wenn für den Anschluß (15) festgestellt wurde, daß er auf dem zweiten Logikpegel ist, und anschließend die durch den zweiten Buszyklus erhaltene Information überprüft.

A microprocessor (10, 70) capable of being coupled to a coprocessor (30, 80), the microprocessor comprising an execution unit (12) executing instructions of a program, a bus control unit (14) coupled to said execution unit and controlling an address bus (40) and a data bus (50) to initiate a bus cycle for reading or writing data, and a terminal (15) connected to said execution unit, said terminal (15) being supplied with a busy signal (BS) which takes a first or a second logic level under control of said coprocessor (30, 80) when said coprocessor is coupled to said microprocessor, said first logic level representing that said coprocessor is in an arithmetic operating state and said second logic level representing that said coprocessor is not in the arithmetic operating state, characterized in that said terminal (15) is fixed at said second logic level when said coprocessor is absent, in that said bus control unit (14) initiates, whether or not said coprocessor (30, 80) is absent, a first bus cycle for supplying said coprocessor (30, 80) with a command code representative of an instruction to be executed by said coprocessor (30, 80) and in that said execution unit (12) detects the level at said terminal (15) after said bus cycle for supplying said command code is initiated, commands said bus control unit (14) to iniate a second bus cycle for reading status information of said coprocessor (30, 80) therefrom when said terminal (15) is detected to be at said second level and thereafter checks information obtained by said second bus cycle.