Adressenteil

Anordnung nach Anspruch 3 für Cache-Speicher, dadurch gekennzeichnet, daß dem Multiplexer (MUX) ein Eingangsadressregister (ADR) zur Aufnahme der jeweiligen Zugriffsadresse (NORMAD) vorgeschaltet ist, dessen Ausgänge für den das jeweilige Identifizierkennzeichen (ID) bildenden Adressenteil an den einen Dateneingang des Multiplexers angeschlossen sind, während die nicht zulässige Adresse (IDINV) für die Ungültigkennzeichnung eines Eintrags am zweiten Dateneingang des Multiplexers anliegt, und daß der Multiplexer durch ein die Ungültigkennzeichnung eines Eintrags veranlassendes Steuersignal (SETINV) umsteuerbar ist.

Arrangement according to Claim 3 for cache memories, characterized in that an input address register (ADR) for receiving the respective access address (NORMAD) is connected upstream of the multiplexer (MUX), the outputs of which register are connected to the one data input of the multiplexer for the address part forming the respective identifier (ID), while the impermissible address (IDINV) for the identification of an entry as invalid is present at the second data input of the multiplexer, and in that the multiplexer can be switched over by a control signal (SETINV) that triggers the identification of an entry as invalid.

Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß dem einen Dateneingang des Eingangsmultiplexers (EMUX) für den Normalzugriff ein Pufferregister (PR) für Zwischenspeicherung der Zugriffsadresse (NORMAD) vorgeschaltet ist, so daß bei einem einheitlichen Ladeimpuls für das gesamte Eingangsadressregister (AR) bei Übernahme des nicht zulässigen Identifizierkennzeichens der übrige Adressenteil (ADR) der ursprünglichen Zugriffsadresse im Eingangsadressregister für die Auswahl des jeweiligen Eintrags im Speicher verfügbar bleibt.

Arrangement according to Claim 8, characterized in that a buffer register (PR) for temporarily storing the access address (NORMAD) is connected upstream of the one data input of the input multiplexer (EMUX) for the normal access so that given a uniform load pulse for the entire input address register (AR) when transferring the impermissible identifier, the remaining address part (ADR) of the original access address remains available in the input address register for the selection of the respective entry in the memory.