Ausgangsadresse

Halbleiter-Speichervorrichtung, welche folgendes aufweist: einen ersten Decoder erster Ordnung (11), welcher so angepaßt ist, daß er eine vorbestimmte Anzahl von ersten Bits in eingegebenen Adressensignalen (AD) decodiert; einen zweiten Decoder erster Ordnung (12), welcher so angepaßt ist, daß er eine vorbestimmte Anzahl zweiter Bits, welche sich von den ersten Bits unterscheiden, in den eingegebenen Adressensignalen (AD) decodiert; einen internen Taktsignal-Erzeugerschaltkreis (2) zur Verwendung bei Signalbündeln zur anschließenden Erzeugung eines internen Aussgangsadressenerfassungs-Taktsignals (ECK) zur Erfassung einer Ausgangsadresse als die erste Adresse einer Signalbündelperiode und eines internen Adressenfortschreit-Taktsignals (ACK), wobei der interne Taktsignal-Erzeugerschaltkreis (2) zur Verwendung bei Signalbündeln so angepaßt ist, daß er ein Bezugstaktsignal (CLK), ein Ausgangsadressen-Erfassungssignal (ADS*) zur Bestimmung einer Ausgangsadresse sowie ein Adressenfortschreitsignal (ADV*) empfängt, welches eine Aktualisierungsfortschreit-Zeitperiode für die Aktualisierung der Ausgangsadresse in eine neue Adresse anzeigt; ein Signalbündel-Decodiersignal-Erzeugerschaltkreis (3), welcher ein in zwei Richtungen ausgerichtetes Schleifen-Schieberegister (33), ein erstes Eingaberegister (31), welches vom ersten Decoder erster Ordnung (11) ausgegebene Konfigurationsbits zur Erfassung dieser Konfigurationsbits empfängt, so daß jedes einzelne einer Umlaufverschiebung unterzogen wird, sowie einen Ausgangsadressen-Gerade/Ungerade-Beurteilungsabschnitt (32) aufweist, welcher beurteilt, ob eine Ausgangsadresse des Adressensignals gerade oder ungerade ist, wobei die Umlaufverschiebung durch Synchronisation mit dem interen Adressenfortschreit-Taktsignal (ACK) und durch Vorwärts- bzw. Rückwärts-Verschieben in eine vorbestimmte Richtung entsprechend dem Fall, ob das Ausgangssignal ungerade oder gerade ist, durchgeführt wird; eine Vielzahl von zweiten Eingangsregistern (4), welche die von dem zweiten Decoder erster Ordnung (12) ausgegebenen Konfigurationsbits empfängt, und so angepaßt sind, daß sie diese Konfigurationsbits entsprechend dem internen Ausgangsadressen-Erfassungstaktsignal (ECK) erfassen; einen Hauptdecoder (5), welcher so angepaßt ist, daß er die Ausgangssignale von den zweiten Eingangsregistern (4) und vom Singalbündel-Decodiersignal-Erzeugerschaltkreis (3) zur nachfolgenden Ausgabe eines Adressenselektionssignals (AS) decodiert; und einen Speicherzellenfeldabschnitt (6), welcher so angepaßt ist, daß er Daten-Lese-/Schreiboperationen bei einer entsprechend dem Adressenselektionssignal (AS) selektierten Adresse durchführt.

A semiconductor memory device comprising: a first first-order decoder (11) adopted to decode a predetermined number of first bits in inputted address signals (AD); a second first-order decoder (12) adopted to decode a predetermined number of second bits other than the first bits in the inputted address signals (AD); an internal clock generator circuit (2) for burst use which, to subsequently generate an initial address capturing internal clock (ECK) for capturing an initial address as the first address of a burst cycle and an address progress internal clock (ACK), is adopted to receive a reference clock (CLK), an initial address detection signal (ADS*) for defining an initial address and an address progress signal (ADV*) indicating an up-dating progress time period for up-dating to an address from the initial address; a burst decode signal generating circuit (3) including a bi-directional loop shift register (33), a first input register (31) receiving configuration bits outputted from the first first-order decoder (11) for capturing these configuration bits so as to subject each of them to a circulation shift, and an initial address even/odd judgment section (32) for judging whether an initial address of the address signals is even or odd, wherein said circulation shift is carried out by synchronizing with the internal address progress clock (ACK) and shifting in or reverse to a predetermined direction in accordance with said initial address being odd or even; a plurality of second input registers (4) receiving configuration bits outputted from the second first-order decoder (12) and adopted to capture these configuration bits in accordance with the initial address capturing internal clock (ECK); a main decoder (5) which is adopted to decode outputs from the second input registers (4) and from the burst decode signal generating circuit (3) for subsequent output of an address selecting signal (AS); and a memory cell array section (6) which is adopted to perform read/write operations of data at an address selected in accordance with the address selecting signal (AS).

Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Eingangsregister (31) so angepaßt ist, daß es die vom ersten Decoder erster Ordnung (11) ausgegebenen Konfigurationsbits entsprechend dem internen Ausgangsadressen-Erfassungstaktsignal (ECK) erfaßt; und der Ausgangsadressen-Gerade/Ungerade-Beurteilungsabschnitt (32) so angepaßt ist, daß er beurteilt, ob die Ausgangsadresse der ersten Bits der Adressensignale (AD) im Hinblick auf das Ausgangssignal vom ersten Eingangsregister (31) gerade oder ungerade ist.

The device as claimed in claim 1, characterized in that the first input register (31) is adapted to capture the configuration bits outputted from the first first-order decoder (11) in accordance with the initial address capturing internal clock (ECK); and the initial address even/odd judgment section (32) is adapted to judge whether the initial address of the first bits of the address signals (AD) is even or odd with respect to the output from the first input register (31).