Codewörter

Es können also auch alle anderen Codewörter nach dem gestörten Codewort nicht mehr richtig decodiert werden, da nicht bekannt ist, wo diese Codewörter beginnen, und da ein falscher Startpunkt aufgrund des Fehlers gewählt wurde.

This means that all other code words following the code word which has been interfered with can no longer be correctly encoded, since it is not known where these code words start, and since an incorrect starting point was selected due to the error.

Hierbei bilden die gesprochenen Silbeneinheiten eine Basis für die Codewörter, die von dem Sprecher gefordert werden können.

In this system, the spoken syllable units form a basis for code words which can be requested from the speaker.

Da die Stopfinformation in Form bestimmter Codewörter nur einmal über das Zusatzdatensignal übertragen wird, kann sie leicht verfälscht werden.

Since the stuffing information in the form of specific code words is only transmitted once via the additional data signal, it can easily be falsified.

Die restlichen Codewörter werden in die verbleibenden Lücken verteilt.

The remaining code words are distributed in the gaps still left.

Statistische Codierungsvorrichtung zur Erzeugung variabler Codewörter mit einer variablen Anzahl von "n" Binärelementen (wobei n von 1 bis N variiert), wobei diese Vorrichtung die nachfolgenden Elemente aufweist: einen Eingang (10) zum in einem bestimmten Rhythmus Empfangen der zu codierenden Information als feste Wörter mit einer Anzahl von Binärelementen, ein erstes Transcodierungselement (20) zum Zuführen des genannten Codewortes variabler Länge zu "n" Ausgängen von n parallelen Ausgängen, ein zweites Transcodierungselement (22) zum an seinem Ausgang Liefern der Längenanzeige "n", ein Akkumulationselement (30) zum Bilden einer ersten "Modulo-N"-akkumulierten Information (ACC1) als Ergebnis aus den mit "n" durchgeführten Vorgängen, Mittel zur zyklischen Verschiebung (32) zum Erzeugen eines verschobenen Wortes, das das Codewort verschobener variabler Länge als Funktion der ersten akkumulierten Information darstellt, Weichenmittel (35) zur selektiven Übertragung in dem genannten Rhythmus als Funktion einer zweiten akkumulierten Information (ACC2) der Binärelemente des verschobenen Wortes in ein erstes und/oder zweites Register (41, 42), wobei diese Register Bitstellen zwischen 0 und 2N-1 verschieben, Detektionsmittel (45), die mit dem Akkumulationselement zusammenarbeitet zum Detektieren des Füllpegels eines der genannten Register zur Beeinflussung der Übertragungsmittel (50, 13) zum Übertragen des Inhaltes des gefüllten Registers zum Ausgang, dadurch gekennzeichnet , daß das Akkumulationselement (30) als zweite akkumulierte Information einen Vektor K liefert, indem eine "Modulo 2N"-Addierung durchgeführt wird als Ergebnis der mit "n" durchgeführten Vorgänge, und daß die Verschiebungsmittel durch die nachfolgenden Elemente gebildet werden: Reihen von Schaltern mit mindestens zwei Stellungen (71....82), die je einer Bitstelle der genannten Register zugeordnet sind zum entsprechend einer ersten Position Verbinden des Eingangs der Bitstelle mit dem Ausgang der Verschiebungsmittel (32), und zum entsprechend einer zweiten Position Verbinden des Eingangs mit dem Ausgang der Bitstelle, und Steuermittel (100), die als Funktion der zweiten akkumulierten Information gesteuert werden zum Stellen von N Bitstellen k bis (k+N) Modulo 2N zugeordneten Schaltern in die erste Stellung bzw. zum Stellen der anderen Schalter in die zweite Stellung.

A statistic coding arrangement for producing variable length code words comprising a variable number "n" of bits (n varying from 1 to N), the arrangement comprising: a input (10) for receiving, in a given rhythm, the information to be encoded as fixed words comprising a number of bits, a first transcoding member (20) for applying said variable length code word to "n" outputs among n parallel outputs, a second transcoding member (22) for supplying the indication of the length "n" from its output, an accumulation member (30) for forming a first "modulo N" accumulated information (ACC1), resulting from operations performed on "n", cyclic permutation means (32) for producing a permuted word which represents the permuted variable length code word as a function of the first accumulated information, routing means (35) for selectively transferring in said rhythm, as a function of a second accumulated information (ACC2), the bits of the permuted word to a first and/or a second register (41, 42), these two registers permuting bit locations ranging between 0 ad 2N-1, detection means (45) cooperating with the accumulation member for detecting the filling level of one of said registers to act on the transfer means (50, 13) so as to transfer the contents of the filled register to the output, characterized in that: the accumulation member (30) provides a value k as the second accumulated information by realizing a "modulo 2N" addition, resulting from operations performed on "n", and in that the routing means are constituted by: series of switches having at least two positions (71...82) each assigned to a bit location of said registers for connecting, in accordance with a first position, the input of the bit location to the output of the permutation means (32), and for interconnecting, in accordance with a second position, the input to the output of the bit location, and by control means (100), controlled as a function of the second accumulated information, for setting N switches assigned to bit locations k to (k + N) modulo 2N, respectively, in the first position and for setting the other switches in the second position.

Digital/Analog-Umsetzer (100) mit Kompensationsfunktion für Digital/Analog-Umsetzungsfehler, mit einem Haupt-Digital/Analog-Umsetzungsabschnitt (153), der durch Ausführen einer Digital/Analog-Umsetzung eines als eine Reihe von Codewortfolgen gelieferten digitalen Eingangssignals ein analoges Ausgangssignal erzeugt, einem Hilfs-Digital/Analog-Umsetzungsabschnitt (154), der für jedes Codewort einen Digital/Analog-Umsetzungsfehler, der zwischen dem analogen Ausgangssignal und einem gewünschten analogen Signal auftritt, als Antwort auf Fehlerkompensationsinformationen für jedes Codewort, die dem Digital/Analog-Umsetzungsfehler entsprechen, minimal macht, und einer Speicherschaltung (17), die die Fehlerkompensationsinformationen speichert und die Informationen für jedes Codewort an den Hilfs-Digital/Analog-Umsetzungsabschnitt liefert, dadurch gekennzeichnet, daß der Digital/Analog-Umsetzer enthält: ein Register (18), das den aus der Speicherschaltung gelesenen Ausgang hält, um die Lieferung der Fehlerkompensationsinformationen an den Hilfs-Digital/Analog-Umsetzungsabschnitt auszuführen, ohne daß gleichzeitig aus der Speicherschaltung mit dem dem Codewort entsprechenden Takt gelesen wird, und die Fehlerkompensationsinformationen kontinuierlich an einen Ausgangsanschluß ausgibt; ein Matrixschaltnetz (19), das als Antwort wenigstens auf vorgegebene höherwertige Bits in jedem der Codewörter wahlweise die Fehlerkompensationsinformationen vom Ausgangsanschluß des Registers (18) liefert; und eine Einrichtung zum Übertragen der Fehlerkompensationsinformationen von der Speicherschaltung (17) an das Register (18) vor der Digital/Analog-Umsetzung im Haupt-Digital/Analog-Umsetzungsabschnitt (153).

Digital-to-analog converter (100) with compensation function for digital-to-analog conversion error which includes a main digital-to-analog conversion part (153) which generates an output analog signal by carrying out digital-to-analog conversion of an input digital signal supplied as a series of code word string, an auxiliary digital-toanalog conversion part (154) which minimizes for every code word a digital to analog conversion error that appears between the output analog signal and a desired analog signal in response to error compensation information for every code word that corresponds to the digital-to-analog conversion error, and a memory circuit (17) which accumulates the error compensation information, and supplies the information to the auxiliary digital-to-analog conversion part for every code word, characterized in that the digital-to-analog converter comprises: a register (18) which holds the output read from said memory circuit so as to carry out the supply of said error compensation information to said auxiliary digital-to-analog conversion part without being accompanied by the reading from said memory circuit at the timing corresponding to said code word, and continuously outputs said error compensation information to an output terminal; a matrix switching circuit (19) which selectively supplies said error compensation information from said output terminal of said register (18) in response to at least predetermined higher order bits of each of said code words; and means (10) for tranferrring said error compensation information from said memory circuit (17) to said register (18) prior to said digital-to-analog conversion in said main digital-to-analog conversion part (153).

Digital/Analog-Umsetzer (100) nach Anspruch 1, bei dem die Reihen von Codewörtern bitparallel geliefert werden, wobei er ferner entsprechend hierzu mehrere digitale Signaleingangsanschlüsse (147, ..., 152) sowie eine Zwischenspeichereinrichtung enthält, die jedes Bit der entsprechenden Codewörter, die an diese Eingangsanschlüsse geliefert werden, vorübergehend hält und sowohl an den Haupt-Digital/Analog-Umsetzungsabschnitt (153) als auch an die Matrixschalteinrichtung (19) liefert.

A digital-to-analog converter (100) as claimed in claim 1, wherein said series of code words are supplied in bit-parallel fashion, and in correspondence to that further comprises a plurality of digital signal input terminals (147,...,152) and latch means which temporarily holds and supplies to said main digital-to-analog conversion part (153) as well as supplies to said matrix switching means (19) each bit of the respective ones of said code words that are supplied to these input terminals.

Synchronisations-Wiederherstellungsverfahren für eine Vorrichtung zum Speichern von mit variabler Länge codierter Daten auf der Basis eines Datenformates, das Frame-Header-Daten (FRHM), Mass-Of-Macroblock-Header-Daten (MMBH) und eine Vielzahl von Mass-Of-Macroblock-Informationsdaten (MMBD) enthält, wobei die Mass-Of-Macroblock-Informationsdaten (MMBD) Blöcke codierter Daten und Blockende- (EOB-) Codewörter, die sich auf diese Blöcke beziehen, enthalten und das Verfahren weiterhin das Decodieren von Daten umfasst, die von einem FIFO-Speicher (100) zugeführt werden, der sequentiell eine vorbestimmte Zahl von Datenbits aus zunächst gespeicherten Daten immer dann ausgibt, wenn ein Lesesignal dem FIFO-Speicher (100) zugeführt wird, wobei das Synchronisations-Wiederherstellungsverfahren folgende Schritte enthält: (a) Ausführen eines VLD-Vorgangs in einem VLD-Decoder (300), um Mass-Of-Macroblock-Informationsdaten (MMDB) zu decodieren, die diesem zugeführt werden, Ausgeben eines Blockende-Signals, das man durch den VLD-Vorgang erhält, und Erzeugen eines Datenbedarfssignals (RQST), das jedem VLD-Vorgang folgt; (b) Bestimmen, ob das Blockende-Signal, das bei Schritt (a) ausgegeben wird, exakt zu einem speziellen VLD-Zeitpunkt bezogen wird; (c) Erzeugen eines Fehlersignals (ERROR), wenn in Schritt (b) bestimmt wird, dass das Blockende-Signal, das in Schritt (a) ausgegeben wird, nicht dem speziellen Zeitpunkt entspricht; (d) Erzeugen eines Lesesignals gemäß einem Datenbedarfssignal (RQST), das durch den VLD-Dekoder (300) erzeugt wird, um einen weiteren VLD-Zyklus von weiteren Mass-Of-Macroblock-Informationsdaten (MMBD) zu beginnen, wenn das Fehlersignal in Schritt (c) nicht erzeugt wird, dadurch gekennzeichnet, dass , (e) wenn das Fehlersignal (ERROR) in Schritt (c) erzeugt wird, anschließend Lesesignale auf der Basis eines Taktsignals erzeugt werden, bis sämtliche Daten von Mass-Of-Macroblock-Informationsdaten (MMDB), in denen ein Fehler erfasst wurde, vollständig aus dem FIFO-Speicher (100) gelesen wurden, wobei, wenn das Lesesignal (READ) gemäß dem Takt unabhängig vom Datenbedarfssignal (RQST) erzeugt wird, die Lesesignale auf der Basis des Taktes ein kleineres Zeitintervall aufweisen, als jene Lesesignale, die gemäß den Datenbedarfssignalen (RQST) erzeugt werden, und (f) eine Decodierung variabler Länge durch den VLD-Decoder (300) verhindert wird, bis nächste Mass-Of-Macroblock-Header-Daten (MMBH) erfasst werden, die einen nächsten Mass-Of-Macroblock (MMB) kennzeichnen.

A sync restoring method for an apparatus for storing variable-length-coded data on the basis of a data format comprising frame header data (FRMH), mass of macroblock header data (MMBH) and a plurality of mass of macroblock information data (MMBD), wherein said mass of macroblock information data (MMBD) include blocks of encoded data and end-of-block (EOB) codewords relating to said blocks and the method further comprises decoding data supplied from a first-in-first-out (FIFO) memory (100) which sequentially outputs a predetermined number of bits of data from firstly stored data every time a read signal is applied to the FIFO memory (100), said sync restoring method comprising the steps of: (a) in a VLD decoder (300), carrying out a variable-length-decoding operation to decode mass of macroblock information data (MMBD) applied to it, outputting an end of block signal obtained by the variable-length-decoding operation, and generating a data request signal (RQST) following each variable length decoding operation; (b) judging whether said end of block signal output from said step (a) is obtained exactly at a specific variable-length-decoding time; (c) if in step (b) it is judged that said end of block signal output from step (a) does not conform to said specific time, generating an error signal (ERROR); (d) if the error signal is not generated in said step (c), then generating a read signal according to a data request signal (RQST) generated by the VLD decoder (300) to commence a further variable-length decoding cycle of further mass of macroblock information data (MMBD); characterised by : (e) if said error signal (ERROR) is generated in said step (c), then generating read signals based on a clock signal until all the data of a said mass of macroblock information data (MMBD) in which an error has been detected has been wholly read from the FIFO memory (100), whereby when said read signal (READ) is generated according to said clock independently of the data request signal (RQST), said read signals based on the clock have a smaller interval of time than those of the read signals generated according to the data request signals (RQST); and (f) inhibiting variable-length decoding by said VLD decoder (300) until a next mass of macroblock header data (MMBH) denoting a next mass of macroblock (MMB) is detected.