Datenbit

Ein gesetztes Datenbit führt über den Pfad µ zum Schritt S47.

If the data bit is not set, the program branches at "N" to a decision point S35 wherein a transfer bit is checked. If the transfer bit is set, the program branches at "J" along a path β to the FIG. 7b.

Das aktuell ausgelesene Datenbit dient jeweils zum Update der Vergleichsfolge.

The currently read data bit is respectively used for updating the comparative sequence.

Verfahren zur Messung des Antennenphasenwinkels, worin eine Mehrzahl von GPS-Antennen (12, 14) in einem gemeinsamen Korrelator (21) multiplext werden und eine Antenne (12) der Antennen willkürlich als Hauptbezug für einen Oszillator (28) ausgewählt wird, mit folgenden Schritten: eine Antenne aus einer Gruppe von Nebenantennen (14) und einer Hauptantenne (12) wird ausgewählt, um für einen nächsten Satz von Messungen benutzt zu werden; ein Eingangsmultiplexer (16) wird gemäß der ausgewählten Antenne eingestellt; es wird bestimmt (56), ob der Eingangsmultiplexer (16) an eine Hauptantenne (12) oder eine Nebenantenne (14) anliegt; ein numerisch gesteuerter Oszillator (28) wird aktualisiert (58), basierend auf einer gemessenen Trägerphase-Nachsteuerungsabweichung, die von einem Korrelator (20) am Ausgang des Eingangsmultiplexers (16) erhalten wird; eine Nebenantenne-Differenzphasenschleife wird geschlossen (60), wenn eine Nebenantenne (14) ausgewählt worden ist; eine Phase einer Codierung wird aktualisiert (64), basierend auf einer gemessenen Codenachsteuerungsabweichung von einem Früh-minus-Spät-Akkumulator (27); GPS-Daten, die von einem GPS-Satelliten gesendet worden sind, werden gleichzeitig mit der Antennenauswahl demoduliert; das Vorzeichen der modulierten Daten wird gespeichert (66), das über einen Teil der Datenbitperiode integriert worden ist, und zwar zusammen mit einer Auszeichnung der Zeit, bei der die Antennenumschaltung vorkommt, worin eine Feststellung (68) der Bitübergänge in den GPS-Daten die Bereichsfeststellung ermöglicht und die Aufzeichnung der Zeit der Bitübergänge es einem Empfänger ermöglicht, aufzulösen, wie viele ganzzahlige C/A-Codeepochen zwischen einem speziellen GPS-Satelliten und dem Empfänger liegen; die Antennenauswahlzeitlagen werden so verschoben, daß die Schaltflanken sich mit Bezug auf die Datenbitübergangsflanken verschieben, so daß die Bitübergänge aut allen nachgesteuerten GPS-Satelliten festgestellt werden können; die gespeicherte Geschichte der Vorzeichen der empfangenen Daten wird abgeschätzt, um Bitübergänge festzustellen, bei denen der jeweilige Übergang nicht während eines Antennenumschaltvorgangs beobachtet worden ist; Trägerphasenabweichungen von einem Korrelator (20) werden beobachtet (70), während man auf der Hauptantenne (12) verbleibt, um festzustellen, ob ein Pseudonymzustand vorliegt, wobei eine derartige Feststellung auf der Basis von Messungen gemacht wird, die über mehrere Antennenschaltperioden gemittelt wird, um Rauschen des Empfängers auszuschalten; die Signalnachsteuerung wird korrigiert, wenn der Pseudonymzustand in dem Schritt des Beobachtens (70) festgestellt wird; die Antennenumschaltung wird aufgelistet (72), so daß die Hauptantenne (12) immer mindestens einen Teil jedes Datenbits aufnimmt, der von allen nachverfolgten GPS-Satelliten empfangen wird; diese Teile jedes empfangenen Datenbits werden integriert, und jedes empfangene Datenbit wird in einem Puffer gespeichert.

A process for antenna phase angle measurement wherein a plurality of GPS antennas (12, 14) are multiplexed into a common correlator (21) and one (12) of the antennas is arbitrary selected to act as a master reference for an oscillator (28), the process comprising the steps of: selecting (54) an antenna from a group of slave antennas (14) and a master antenna (12) to be used for a next set of measurements; setting an input multiplexer (16) according to said antenna selected; determining (56) if said input multiplexer (16) is on a master antenna (12) or a slave antenna (14); updating (58) a numerically controlled oscillator (28) based on any measured carrier phase tracking error obtained from a correlator (20) at the output of said input multiplexer (16); closing (60) a slave antenna differential phase loop, if a slave antenna (14) has been selected; updating (64) a code phase based on a measured code tracking error from an early-minus-late accumulator (27); concurrently demodulating GPS data transmitted from a GPS satellite with antenna selecting storing (66) the sign of modulated data that has been integrated over a fraction of the data bit period together with a record of the time that antenna switches occur, wherein a detecting (68) of bit transitions in said GPS data permits ranging and said recording the time of bit transitions allows a receiver to resolve how many integer C/A code epochs lie between a particular GPS satellite and receiver; drifting antenna selection timing such that the switching edges will drift with respect to said data bit transition edges such that bit transitions are possible to detect on all GPS satellites being tracked; accessing a stored history of signs of said received data to detect bit transitions wherein each transition is not observed across an antenna switching event; observing (70) carrier phase errors from a correlator (20) while dwelling on said master antenna (12) to determine if an aliasing condition exists, wherein such a determination is made on the basis of measurements averaged over several antenna switch periods to overcome receiver noise; correcting signal tracking if aliasing is detected in the step of observing (70); scheduling (72) antenna switching such that said master antenna (12) always catches at least some part of each data bit received from all the GPS satellites being tracked; and integrating said parts of each data bit received and storing each received data bit in a buffer.

Vorrichtung gemäß Anspruch 6, die ferner folgende Merkmale aufweist: (a) eine Lesen/Schreiben-Komparatorschaltung (400); (b) eine Stift-ID-Komparatorschaltung (402); und (c) eine Steuerschaltungsanordnung (372) zum: (i) Versetzen des Druckkopfs in einen Hörmodus durch ein Freigeben des Startbitkomparators (364) über die Sperrleitung (369); (ii) Sperren des Startbitkomparators über die Sperrleitung für eine Zeitdauer, nachdem die Startleitung (367) aktiviert ist; (iii) Bewirken, dass zumindest ein Lesen/Schreiben-Bit, zumindest ein Stift-ID-Bit und zumindest ein Adressbit, die durch die erste Anzahl von Speicherungselementen (300-314) empfangen wurden, durch ein Aktivieren der Latch-Leitung (388) an den Datenbus (384) ausgegeben werden; (iv) falls das zumindest eine Stift-ID-Bit mit einer Stift-ID des Druckkopfs übereinstimmt und das zumindest eine Lesen/Schreiben-Bit eine Anzeige einer Schreiboperation ist, Bewirken, dass zumindest ein Datenbit, das durch die erste Anzahl von Speicherungselementen empfangen wird, an den Datenbus ausgegeben wird und an einen Ort (404) geschrieben wird, die durch das zumindest eine Adressbit bestimmt ist; (v) falls das zumindest eine Stift-ID-Bit mit einer Stift-ID des Druckkopfs übereinstimmt und das zumindest eine Lesen/Schreiben-Bit eine Anzeige einer Leseoperation ist, Bewirken, dass eine Anzahl von Datenbits, die durch das zumindest eine Adressbit adressiert werden, auf den Datenbus platziert wird, und Bewirken, dass die Auswahlleitung (392) aktiviert wird; und (vi) bevor eine Lese- oder Schreiboperation abgeschlossen ist, Bewirken, dass das zumindest eine Lesen/Schreiben-Bit, das zumindest eine Stift-ID-Bit und das zumindest eine Adressbit von dem Druckkopf über den Datentreiber (200) ausgegeben werden.

Apparatus as in claim 6, further comprising: (a) a read/write comparator circuit (400); (b) a pen ID comparator circuit (402); and (c) control circuitry (372) for: (i) placing said printhead in a listening mode by enabling said start bit comparator (364) via said disable line (369); (ii) disabling said start bit comparator via said disable line, for a period of time after said start line (367) is asserted; (iii) causing at least one read/write bit, at least one pen ID bit, and at least one address bit received by said first number of storage elements (300-314) to be output to said data bus (384) by asserting said latch line (388); (iv) if said at least one pen ID bit matches a pen ID of said printhead, and said at least one read/write bit is indicative of a write operation, causing at least one data bit received by said first number of storage elements to be output to said data bus and written to a location (404) determined by said at least one address bit; (v) if said at least one pen ID bit matches a pen ID of said printhead, and said at least one read/write bit is indicative of a read operation, causing a number of data bits addressed by said at least one address bit to be placed on said data bus, and causing said select line (392) to be asserted; and (vi) before a read or write operation is completed, causing said at least one read/write bit, said at least one pen ID bit, and said at least one address bit to be output from said printhead via said data driver (200).

Bei der asynchronen Übertragung muss ein Empfänger entsprechend ein zu Beginn einer Übertragung gesendetes Synchronisationszeichen erkennen und von diesem aus die Abtastzeitpunkte für die nachfolgenden Datenbit berechnen.

With an asynchronous transfer, a receiver must accordingly detect a synchronization character sent at the beginning of a transmission, and starting therefrom must calculate the sampling instants for the subsequent data bits.

Verfahren zur digitalen Signalsynthese und -verarbeitung für frequenzagile Bandspreizsysteme zur Informationsübertragung über elektrische Energieverteilnetze unter Nutzung der Netzwechselspannung als Synchronisationsreferenz, dadurch gekennzeichnet, daß a) vielkanalige Vollduplex-Datenübertragung mittels schneller Frequenzsprungmodulation ermöglicht wird, wobei jedes zu sendende Datenbit unter Einsatz einer ungeraden Anzahl m von Signalformen verschiedener Frequenz übertragen wird, und wobei ein kontinuierlicher Phasenübergang beim Frequenzwechsel innerhalb eines Datenbits und von Datenbit zu Datenbit gewährleistet ist, b) eine zur Kennzeichnung des Beginns einer Datenübertragung gesendete Präambel mit gegenüber einem Datenchip erhöhter Chipenergie übertragen wird, um empfängerseitig hohe Detektionssicherheit und geringe Falschalarmwahrscheinlichkeit sicherzustellen, c) die jeweils gewünschte Zahl m der Signalformen verschiedener Frequenz pro Datenbit und die dabei benutzten Frequenzen sowie Frequenzsprungrate und Datenrate und der Aufbau der Präambel ohne Hardwareänderungen z.B. über einen Mikroprozessor, Mikrocontroller oder eine Digitalschaltung vergleichbarer Funktion einstellbar sind, d) empfängerseitig 2m parallel arbeitende digitale signalangepaßte Filter für den gleichzeitigen inkohärenten Optimalempfang aller m jeweils eingesetzten Signalformen vorgesehen sind, wobei für jede der m Signalformen ein der jeweiligen Signalformenergie entsprechender digitaler Zahlenwert gebildet wird, e) mittels der m der jeweiligen Signalformenergie entsprechenden digitalen Zahlenwerte m charakteristische Differenzen in digitaler Form ermittelt werden, die die Datenbit- und die Präambelchipentscheidung in einfacher Weise ermöglichen, f) eine intelligente Bewertung der m charakteristischen Differenzen erfolgt, indem ein als Steuereinheit eingesetzter Mikroprozessor, Mikrocontroller oder eine Digitalschaltung vergleichbarer Funktion die Differenzen jeweils seriell über m Leitungen liest und per Software mit einer frei wählbaren Schwelle vergleicht, wobei diese Schwelle als Prozentsatz des maximal möglichen Autokorrelationswertes einer Signalform gewählt ist, und wobei die Schwelle adaptiv, abhängig von empfangener Stör- und/oder Nutzsignalenergie eingestellt werden kann, g) sowohl die Erzeugung der Sendesignale als auch der Referenzsignale für die empfängerseitigen signalangepaßten Filter durch Auslesen von geeignet in digitalen Speichern abgelegten Abtastwerten erfolgt, wobei ein fester hochstabiler Muttertakt die Zeitbasis bildet. Einrichtung zur digitalen Signalsynthese und -verarbeitung für frequenzagile Bandspreizsysteme zur Informationsübertragung über elektrische Energieverteilnetze unter Nutzung der Netzwechselspannung als Synchronisationsreferenz, dadurch gekennzeichnet, daß a) zum inkohärenten parallelen Optimalempfang von m Signalformen verschiedener Frequenz ein aus dem Stromnetz ausgekoppeltes verstärktes und gefiltertes Empfangssignal X nach Analog/Digitalwandlung an einen digitalen Multiplizierer (6) gelangt, dessen zweiter Eingang ein digitales Referenzsignal Y aus einem von einem Adreßzähler (35) adressierten Abtastwertespeicher 39 erhält, wobei jedem X-Wert 2m Referenzwerte Y - entsprechend den Inphase- und Quadraturabtastwerten der m eingesetzten Signalformen - zugeordnet sind, b) die im Multiplizierer (6) entstehenden Produkte in einer Ringstruktur aus einem Addierer 7, einem Satz von 2m Registern 8 - 17 und einem Schalter 18 akkumuliert werden, so daß nach Ablauf einer Signalformdauer in den 2m Registern die Inphasekomponenten und die Quadraturkomponenten von m für ein Datenbit oder eine Präambel eingesetzten Signalformen akkumuliert sind, c) anschließend der Schalter 18, unter Auftrennung der Ringstruktur aus Addierer 7 und Registersatz, die 2m Ergebnisse aus den Registern über einen Quadrierer (19) einer Entscheidungseinrichtung, bestehend aus zwei Schaltern 20, 28, einem Addierer 21 und m+1 weiteren Registern 22 - 27, zuführt, wobei zunächst in 2m Taktschritten des Multipliziertaktes f mittels des Addierers 21 in den Registern 22 - 26 der jeweiligen Signalformenergie eines Chips entsprechende digitale Werte berechnet werden, d) in einem weiteren Taktschritt, in dem sich der Schalter 20 in einer Position III und der Schalter 28 noch in einer Position I befindet, eine Schiebeoperation durchgeführt wird, wobei der Wert aus Register 26 in die beiden Register 22, 27 kopiert wird, e) in m weiteren Taktschritten, in denen Schalter 28 in einer Position II und Schalter 20 in der Position III ist, in den m Registern 22 - 26 die für eine Chipentscheidung relevanten Differenzen mittels des Addierers 21 unter Verwendung der negierten Ausgänge von Register 26 gebildet werden und zur seriellen Ausgabe an m Ausgangsleitungen 29 - 33 bereitstehen, f) die m Differenzen mittels eines über eine Leitung 34 eingebbaren Auslesetaktes seriell in voller Länge oder auch teilweise über m Leitungen 29 - 33 z.B. von einen Mikrocontroller gelesen werden können, wobei die Zahlendarstellung so gewählt ist, daß bei Datenempfang kein Auslesetakt nötig ist, und an den m Leitungen 29 - 33 jeweils nur ein Bit zu lesen ist, g) der Adreßzähler (35) parallel zur Synthese der digitalen Referenzsignale Y zwecks Sendesignalsynthese einen die Sendesignalabtastwerte enthaltenden Abtastwertespeicher 40 adressiert, dessen Ausgangssignale nach Analog/Digitalwandlung, Tiefpaßfilterung und Verstärkung ins Stromnetz eingekoppelt werden, wobei der Pegel an der Eingangsleitung (36) des Adreßzählers (35) die zu sendende Signalformfolge bestimmt, und wobei die Übergänge zwischen den gesendeten Signalformen phasenkontinuierlich gemäß einer CPFH-Modulation ablaufen, dadurch, daß ein solcher Übergang jeweils mit dem Ablauf eines Adreßzählerzyklusses zusammenfällt, h) der Adreßzähler (35) über eine Leitung 36a veranlaßt werden kann, eine Präambel zu senden, wobei die Dauer eines Präambelchips ein ganzzahliges Vielfaches einer Datenchipdauer ist, und wobei die Frequenzen der Präambelchips mit den Frequenzen der Datenbitchips vollständig, teilweise oder auch nicht übereinstimmend gewählt werden können.

A method for digital signal synthesis and processing for frequency-hopping band-spreading systems for information transmission via electric power distribution networks by using the mains A.C. voltage as synchronization reference, characterized in that a) multi-channel full-duplex data transmission is enabled by means of rapid frequency jumping modulation, with each data bit to be transmitted being transmitted by using an uneven number m of signal shapes of different frequency and with a continuous phase transition being ensured during the frequency change within a data bit and from data bit to data bit; b) a preamble for designating the beginning of a data transmission is transmitted with a chip energy which is increased over a data chip in order to ensure on the receiver side a high security of detection and a low probability of false alarms; c) the respectively desired number m of the signal shapes of different frequency per data bit and the thus used frequencies as well as the frequency jump rate and data rate and the structure of the preamble are adjustable without any changes to the hardware, e.g. by way of a microprocessor, microcontroller or a digital circuit of comparable function; d) on the receiver side there are provided 2m parallel-operating digital signal-adjusted filters for the simultaneous incoherent optimal reception of all m respectively employed signal shapes, with a digital numerical value corresponding to the respective signal shape energy being formed for each of the m signal shapes; e) m characteristic differences are determined in digital form by means of the m digital numerical values corresponding to the respective signal shape energy, which differences enable the data bit and preamble chip decision in a simple manner; f) an intelligent evaluation of the m characteristic differences is made in that a microprocessor, microcontroller or a digital circuit of comparable function used as a control unit reads the differences serially via m lines and compares per software with a freely selectable threshold, with the said threshold being chosen as a percentage rate of the maximum possible autocorrelation value of a signal shape and with the threshold being able to be set adaptively depending on the received disturbance and/or useful signal energy; g) the generation of the send signals as well as the reference signals for the signal-matched filters on the receiver side occurs by reading out suitable sampled-data values stored in digital memories, with a fixed highly-stable master cycle forming the time basis; A device for digital signal synthesis and processing for frequency-hopping band-spreading systems for information transmission via electric power distribution networks by using the mains A.C. voltage as synchronization reference, characterized in that a) for the incoherent parallel optimal reception of m signal shapes of different frequencies an amplified and filtered received signal X which is extracted from the mains network reaches a digital multiplier (6) after an analogue-to-digital conversion whose second input receives a digital reference signal Y from a sampled-data value memory 39 addressed by an address counter (35), with each X value being assigned 2m reference values Y, corresponding to the inphase and quadrature sampled data values of the m employed signal shapes; b) the products produced in the multiplier (6) are accumulated in a ring structure made up of an adder 7, a set of 2m registers 8-17 and a switch 18, so that after the expiration of a signal shape duration in the 2m registers the inphase components and the quadrature components of m signal shapes used for a data bit or a preamble are accumulated; c) whereafter the switch 18, by breaking up the ring structure made up of adder 7 and the set of registers, supplies the 2m results from the registers via a squaring element (19) to a decision-making device consisting of two switches 20, 28, an adder 21 and m+1 further registers 22-27, with respective digital values being calculated at first in 2m cycle steps of the multiplier cycle f by means of the adder 21 in the registers 22-26 of the respective signal shape energy of a chip; d) a shift operation is performed in a further cycle step in which the switch 20 is in a position III and the switch 28 is still in a position I, with the value from register 26 being copied to the two registers 22, 27; e) in m further cycle steps in which switch 28 is in a position II and switch 20 is in the position III the differences relevant for a chip decision are formed in m registers 22-26 by means of the adder 21 by using the negated outputs of registers 26 and are ready for serial output to m output lines (29-33); f) the m differences can be read serially in full length or even partly via m lines 29-33 by a microcontroller for example by means of a readout cycle which can be entered via a line 34, with the illustration of the numbers being chosen in such a way that no readout cycle is necessary on reception of data and only one bit is to be read in the m lines 29-33; g) the address counter (35) addresses, parallel to the synthesis of the digital reference signals Y, a sampled-data memory 40 containing send signal sampled-data values for the purpose of a send signal synthesis, with the output signals of said memory 40 being injected into the mains network following analogue-to-digital conversion, low-pass filtering and amplification, with the level at the input line (36) of the address counter (35) determining the sequence of signal shapes to be transmitted and with the transitions between the transmitted signal shapes occurring in a phase-continuous manner according to a CPFH modulation, this being in such a way that such a transition coincides with the functional sequence of an address counter cycle; h) the address counter (35) can be made via a line 36a to send a preamble, with the duration of a preamble being an integer multiple of a data chip duration and with the frequencies of the preamble chips being chosen to coincide with the frequencies of the data bit chips either completely, partly or even not at all.