Mehrzweckregister

Schaltungsanordnung zur Übersetzung von virtuellen Adressen (VAD) in absolute Adressen (AAD) in Datenverarbeitungsanlagen, deren Speichersystem entsprechend der ESA-Architektur in eine Vielzahl von gleichzeitig ansprechbaren virtuellen Adreßräumen unterteilt ist, wobei jeder dieser Adreßräume durch den Inhalt eines gesonderten Zugriffsregisters (ACC-REG) ansprechbar ist, das jeweils einem der durch das Registerfeld (B) eines Befehls ansprechbaren Mehrzweckregister (B-REG) fest zugeordnet ist und einen Zeiger (ALESN/ALEN) auf eine zuständige Adreßliste enthält, über die im Rahmen einer vorgeschalteten Register-Adreßumsetzung (ART) schließlich der für die anschließende dynamische Adreßumsetzung (DAT) benötigte Zeiger (STD) für eine Segmenttafel gefunden wird, anhand derer dann in Verbindung mit einem Teil der zu übersetzenden virtuellen Adresse (VAD) die für den Speicherzugriff benötigte absolute Adresse (AAD) gewonnen wird, für getrennte Prozessoren (PLU, EXU), die alle auf das gemeinsame Speichersystem zugreifen können, dadurch gekennzeichnet, daß die Ausführung von vollständigen Adreßübersetzungen nur durch einen der Prozessoren (EXU) erfolgt, daß dieser einen Prozessor (EXU) einer vorgegebenen Anzahl (n) von virtuellen Adreßräumen eine gesonderte Adreßraumnummer (ESA) zuordnet, und bei einer erstmaligen Adreßübersetzungsanforderung durch einen anderen Prozessor (PLU) jeweils die zuständige gesonderte Adreßraumnummer (ESA) und die absolute Seitenadresse (APAD) ermittelt, daß mit der Register-Adreßumsetzung (ART) in diesem einen Prozessor (EXU) ein gesonderter Speicher für die Zwischenspeicherung der durch die Zugriffsregister (ACC-REG) vorgegebenen Zeiger (ALESN/ALEN) für die einzelnen virtuellen Adreßräume in Zuordnung zu den vorgegebenen gesonderten Adreßraumnummern (ESA) gekoppelt ist, daß in den anderen Prozessoren (PLU) jedem der Mehrzweckregister (B-REG) ein gesondertes individuelles Register (ESA-REG) für die Speicherung der jeweils ermittelten gesonderten Adreßraumnummer (ESA) zugeordnet ist, und daß die Einträge in einem assoziativ arbeitenden Übersetzungspuffer (TLB-CAM) dieses anderen Prozessors neben dem Abschnitt für die als Kontrolleintrag dienende virtuelle Seitenadresse (VPAD) und für die ermittelte absolute Seitenadresse (APAD) jeweils einen weiteren Abschnitt für zugehörige gesonderte ermittelte Adreßraumnummer (ESA) als weiteren Kontrolleintrag aufweisen.

Circuit arrangement for translating virtual addresses (VAD) into absolute addresses (AAD) in data processing systems, the storage system of which is subdivided into a multiplicity of simultaneously addressable virtual address spaces in accordance with the ESA architecture, each of these address spaces being addressable by the content of a separate access register (ACC-REG) which in each case is permanently allocated to one of the multipurpose registers (B-REG), which can be addressed by the register field (B) of a command, and contains a pointer (ALESN/ALEN) to a relevant address list via which, during a preceding register/address conversion (ART), the pointer (STD), needed for the subsequent dynamic address conversion (DAT), for a segment table is finally found, by means of which the absolute address (AAD), needed for the storage access, is then obtained in connection with a part of the virtual address (VAD) to be translated, for separate processors (PLU, EXU), all of which can access the common storage system, characterized in that complete address translations are only executed by one of the processors (EXU), that this one processor (EXU) allocates a separate address space number (ESA) to a predetermined number (n) of virtual address spaces, and during a first address translation request by another processor (PLU), in each case determines the relevant separate address space number (ESA) and the absolute page address (APAD), that with the register address conversion (ART) in this one processor (EXU), a separate memory for temporary storage of the pointers (ALESN/ALEN) predetermined by the access registers (ACC-REG) for the individual virtual address spaces is coupled in correlation with the predetermined separate address space numbers (ESA), that in the other processors (PLU), a separate individual register (ESA-REG) for the storage of the separate address space number (ESA) determined in each case is allocated to each of the multipurpose registers (B-REG), and that the entries in a translation buffer (TLB-CAM) operating in an associative manner, of this other processor exhibit, in addition to the section for the virtual page address (VPAD) used as control entry and for the absolute page address (APAD) determined, in each case a further section for the associated separate address space number (ESA) determined as further control entry.