Mikrocomputersystem

In einem Mikrocomputersystem benutzter Programm-Daten-Speicher

PROGRAM/DATA MEMORY EMPLOYED IN MICROCOMPUTER SYSTEM

Mikrocomputersystem gemäß Anspruch 10, wobei der Speicher vom adressengemultiplexten Typ (DRAM41) einen dynamischen Direktzugriffsspeicher, und der Speicher vom nicht-adressengemultiplexten Typ (SRAM40) einen statischen Direktzugriffsspeicher oder einen Festspeicher aufweist.

A microcomputer system according to claim 10, wherein the address multiplexed type memory (DRAM41) includes a dynamic type random access memory, and the address non-multiplexed type memory (SRAM40) includes one of a static type random access memory and a read only memory.

Mikrocomputersystem gemäß Anspruch 14, wobei der Speicher vom adressengemultiplexten Typ (DRAM41) einen dynamischen Direktzugriffsspeicher aufweist, und der Speicher vom nicht-adressengemultiplexten Typ (SRAM40) einen statischen Direktzugriffsspeicher und einen Festwertspeicher aufweist.

A microcomputer system according to claim 10, wherein the address multiplexed type memory (DRAM41) includes a dynamic type random access memory, and the address non-multiplexed type memory (SRAM40) includes one of a static type random access memory and a read only memory.

Mikrocomputersystem mit einem Speicher vom adressengemultiplexten Typ (DRAM41), der Adressen-Eingabeanschlüsse (A0-A8), Datenanschlüsse (I/O0-I/O15), einen Zeilenadresse-Freigabesignal-Eingabeanschluß (/RAS) und einen Spaltenadresse-Freigabesignal-Eingabeanschluß (/CAS) aufweist; einem Speicher vom nicht-adressengemultiplexten Typ (SRAM40), der Adressen-Eingabeanschlüsse (A0-A15), Datenanschlüsse (I/O0-I/O15) und einen Chip-Auswahlsignal-Eingabeanschluß (/CS) aufweist; und einem Ein-Chip-Mikrocomputer gemäß einem der Ansprüche 1 bis 9, wobei die Adressensignal-Ausgabeanschlüsse (A0-A21) mit den Adressen-Eingabeanschlüsse des Speichers vom adressengemultiplexten und vom nicht-adressengemultiplexten Typ verbunden sind, wobei die Dateneingabe- und -ausgabeanschlüsse (AD0-AD15) mit den Datenanschlüsse des Speichers vom adressengemultiplexten und vom nicht-adressengemultiplexten Typ verbunden sind, wobei die Freigabesignal-Ausgabeanschlüsse einen Zeilenadresse-Freigabesignal-Ausgabeanschluß (/RAS), der mit dem Zeilenadresse-Freigabesignal-Eingabeanschluß des Speichers vom adressengemultiplexten Typ verbunden ist, und einen Spaltenadresse-Freigabesignal-Ausgabeanschluß (/CASH, /CASL), der mit dem Spaltenadresse-Freigabesignal-Eingabeanschluß des Speichers vom adressengemultiplexten Typ verbunden ist, aufweist, wobei der Chip-Auswahlsignal-Ausgabeanschluß Chip-Auswahlsignal-Ausgabeanschlüsse (/CS1, /CS6) aufweist, von denen einer mit dem Chip-Auswahlsignal-Eingabeanschluß des Speichers vom nicht-adressengemultiplexten Typ (40) verbunden ist, wobei der Ein-Chip-Mikrocomputer weiter einen Adressenbus (IAB0-23), der mit der Zentralverarbeitungseinheit verbunden ist, und einen Datenbus (IDB0-31), der mit der Zentralverarbeitungseinheit verbunden ist, einen Adressen-Speichersignal-Ausgabeanschluß (/AH), eine erste Adressen-ausgabeschaltung (32), die zwischen den Adressenbus und die Adressensignal-Ausgabeanschlüsse (A0-A21) geschaltet ist, wobei die erste Adressenausgabeschaltung (32) selektiv Adressensignale von der Zentralverarbeitungseinheit jeweils an die Adressensignal-Ausgabeanschlüsse (A0-A21) liefert in Reaktion auf einen Zugriff auf den Speicher vom nicht-adressengemultiplexten Typ und wobei die erste Adressen-ausgabeschaltung selektiv gemultiplexte Adressensignale als Zeilen- und Spaltenadressensignale, die gemultiplext sind und für den Speicher vom adressengemultiplexten Typ (DRAM) bestimmt sind, an die Adressensignal-Ausgabeanschlüsse (A0-A21) liefert in Reaktion auf einen Zugriff auf den Speicher vom adressengemultiplexten Typ, eine Dateneingabeschaltung (22, 23), die Eingänge, die mit den Dateneingabe- und -ausgabeanschlüsse (AD0-AD15) verbunden sind, und Ausgänge, die mit dem Datenbus (IDB0-31) verbunden sind, aufweist, einen Multiplexer (29), der Ausgänge, die mit den Dateneingabeund -ausgabeanschlüsse (AD0-AD15) verbunden sind, und erste und zweite Eingänge aufweist; eine zweite Adressen-Ausgabeschaltung (27, 28), die zwischen den Adressenbus (IAB0-23) und die ersten Eingänge des Multiplexers (29) geschaltet ist, eine Datenausgabeschaltung (25, 26), die zwischen den Datenbus (IDB0-31) und die zweiten Eingänge des Multiplexers (29) geschaltet ist, eine Freigabesignal-Erzeugungsschaltung (30), die geeignet ist, selektiv Zeilen- und Spaltenadresse-Freigabesignale jeweils an die Zeilen- und Spaltenadresse-Freigabesignal-Ausgabeanschlüsse in Reaktion auf den Zugriff auf den Speicher vom adressengemultiplexten Typ (DRAM41) zu liefern, selektiv das Chip-Auswahlsignal an den Chip-Auswahlsignal-Ausgabeanschluß in Reaktion auf den Zugriff auf den Speicher vom nicht-adressengemultiplexten Typ (SRAM40) zu liefern, selektiv ein erstes Chip-Auswahlsignal an den ersten Chip-Auswahlsignal-Ausgabeanschluß (/CS1) in Reaktion auf den Zugriff auf den Speicher (40) vom nicht-adressengemultiplexten Typ zu liefern, selektiv ein zweites Chip-Auswahlsignal an den zweiten Chip-Auswahlsignal-Ausgabeanschluß (/CS6) in Reaktion auf einen Zugriff auf eine Schaltungsvorrichtung (42, 43) zu liefern, selektiv an einen Adressen-Speichersignal-Ausgabeanschluß (/AH) ein Adressenspeichersignal zum Anzeigen eines Adressenspeicherzeitpunktes für die Schaltvorrichtung (42, 43) in Reaktion auf den Zugriff auf die Schaltungsvorrichtung (42, 43) zu liefern, eine Buszustand-Steuereinrichtung (6), die mit dem Adressenbus verbunden ist und ein ersten Steuerbit (DRAME) und ein zweites Steuerbit (IOE) aufweist, wobei das erste Steuerbit (DRAME) einen ersten Zustand festlegt, der es der ersten Adressenschaltung ermöglicht, selektiv gemultiplexte Adressensignale für den Speicher vom adressengemultiplexten Typ in Reaktion auf einen Zugriff auf den Speicher vom adressengemultiplexten Typ zu liefern, und wobei das zweite Steuerbit (IOE) einen ersten Zustand festlegt, der verhindert, daß die zweiten Eingänge des Multiplexers mit den Ausgängen des Multiplexers koppeln, so daß die externe Anschlüsse zum Eingeben und Ausgeben von Daten für den Speicher vom adressengemultiplexten und vom nicht-adressengemultiplexten Typ verwendet werden, aufweist.

A microcomputer system comprising an address multiplexed type memory (DRAM41) having address input terminals (A0-A8), data terminals (I/OO-1/015), a row address strobe signal input terminal (/RAS) and a column address strobe signal input terminal (/CAS); an address non-multiplexed type memory (SRAM40) having address input terminals (A0-A15), data terminals (I/O0-I/O15), and a chip select signal input terminal (/CS); and a single-chip microcomputer according to any of claims 1 to 9, said address signal output terminals (A0-A21) being coupled to the address input terminals of the address multiplexed and the address non-multiplexed type memory, said data input and output terminals (AD0-AD15) being coupled to the data terminals of the address multiplexed and the address non-multiplexed type memory, said strobe signal output terminals including a row address strobe signal output terminal (/RAS) coupled to the row address strobe signal input terminal of the address multiplexed type memory, and a column address strobe signal output terminal (/CASH, /CASL) coupled to the column address strobe signal input terminal of the address multiplexed type memory, said chip select output terminal including chip select signal output terminals (/CS1, /CS6), one of which is coupled to the chip select signal input terminal of the address non-multiplexed type memory (40), said single chip microcomputer further including an address bus (IABO-23) coupled to the central processing unit, and a data bus (IDB0-31) coupled to the central processing unit, an address hold signal output terminal (/AH), a first address output circuit (32) coupled between the address bus and the address signal output terminals (A0-A21), wherein the first address output circuit (32) selectively provides address signals from the central processing unit to the address signal output terminals (A0-A21), respectively, in response to an access to the address non-multiplexed type memory, and wherein the first address output circuit selectively provides multiplexed address signals as row and column address signals, which are multiplexed and which are for the address multiplexed type memory (DRAM), to ones of the address signal output terminals (A0-A21) in response to an access to the address multiplexed type memory, a data input circuit (22, 23) having inputs coupled to the data input and output terminals (AD0-AD15) and outputs coupled to the data bus (IDB0-31), a multiplexer (29) having outputs coupled to the data input and output terminals (AD0-AD15) and first and second inputs; a second address output circuit (27, 28) coupled between the address bus (IABO-23) and the first inputs of the multiplexer (29), a data output circuit (25, 26) coupled between the data bus (IDB0-31) and the second inputs of the multiplexer (29), a strobe signal generation circuit (30) capable of selectively providing the row and column address strobe signals to the row and column address strobe signal output terminals, respectively, in response to the access to the address multiplexed type memory (DRAM41), selectively providing the chip select signal to the chip select signal output terminal in response to the access to the address non-multiplexed type memory (SRAM40), selectively providing a first chip select signal to the first chip select signal output terminal (/CS1) in response to the access to the address non-multiplexed type memory (40), selectively providing a second chip select signal to the second chip select signal output terminal (/CS6) in response to an access to a circuit device (42, 43), and selectively providing to the address hold signal output terminal (/AH) an address hold signal for indicating an address hold timing to the circuit device (42, 43) in response to the access to the circuit device (42, 43), a bus state controller (6) coupled to the address bus and including a first control bit (DRAME) and a second control bit (IOE), the first control bit (DRAME) is set to a first state where it enables the first address circuit to selectively provide the multiplexed address signals for the address multiplexed type memory in response to the access to the address multiplexed type memory, and the second control bit (IOE) is set to a first state where it disables the second inputs of the multiplexer to couple to the outputs of the multiplexer so that the external terminals are used for inputting and outputting data for the address multiplexed and the address non-multiplexed type memory.

Mikrocomputersystem mit einem Speicher vom adressengemultiplexten Typ (DRAM41), der Adressen-Eingabeanschlüsse (A0-A8), Datenanschlüsse (I/O0-I/O15), einen Zeilenadresse-Freigabesignal-Eingabeanschluß (/RAS) und einen Spaltenadresse-Freigabesignal-Eingabeanschluß (/CASH) aufweist, einem Speicher vom nicht-adressengemultiplexten Typ (SRAM40), der Adresseneingabeanschlüsse (A0-A15) und Datenanschlüsse (I/O0-I/O15) aufweist, einem Chip-Auswahlsignal-Eingabeanschluß, und einem Ein-Chip-Mikrocomputer gemäß einem der Ansprüche 1 bis 9, wobei die Adressensignal-Ausgabeanschlüsse (A0-A21) mit den Adressen-Eingabeanschlüsse des Speichers vom adressengemultiplexten Typ und vom nicht-adressengemultiplexten Typ verbunden sind, wobei die Dateneingabe- und -ausgabeanschlüsse (AD0-AD15) mit den Datenanschlüssen des Speichers vom adressengemultiplexten Typ und vom nicht-adressengemultiplexten Typ verbunden sind, wobei die Freigabesignal-Ausgabeanschlüsse einen Zeilenadresse-Freigabesignal-Ausgabeanschluß (/RAS), der mit dem Zeilenadresse-Freigabesignal-Eingabeanschluß des Speichers vom adressengemultiplexten Typ verbunden ist, und einen Spaltenadresse-Freigabesignal-Ausgabeanschluß (/CASH), /CASL), der mit dem Spaltenadresse-Freigabesignal-Eingabeanschluß des Speichers vom adressengemultiplexten Typ verbunden ist, aufweist, wobei die Chip-Auswahlsignal-Ausgabeanschlüsse einen Chip-Auswahlsignal-Ausgabeanschluß (/CS1), der mit dem Chip-Auswahlsignal-Eingabeanschluß des Speichers vom nicht-adressengemultiplexten Typ verbunden sind, aufweist, wobei der Ein-Chip-Mikrocomputer weiter einen Adressenbus (IAB0-23), der mit der Zentralverarbeitungseinheit verbunden ist, einen Datenbus (IDB0-31), der mit der Zentralverarbeitungseinheit verbunden ist, eine Adressenausgabeeinrichtung (32), die zwischen den Adressenbus und die Adressensignal-Ausgabeanschlüsse (A0-A21) geschaltet ist, wobei die Adressenausgabeeinrichtung Adressensignale selektiv von der Zentralverarbeitungseinheit jeweils an die Adressensignal-Ausgabeanschlüsse (A0-A21) liefert in Reaktion auf ein Steuersignal zum Anzeigen eines Zugriffs auf den Speicher vom adressengemultiplexten Typ, und wobei die Adressenausgabeeinrichtung gemultiplexte Adressensignale als Zeilen- und Spalten-Adressensignale, die gemultiplext sind und für den Speicher vom adressengemultiplexten Typ (DRAM) bestimmt sind, selektiv an die Adressensignal-Ausgabeanschlüsse (A0-A21) liefert in Reaktion auf ein Steuersignal zum Anzeigen eines Zugriffs auf den Speicher vom adressengemultiplexten Typ, eine Dateneingabeschaltung (22, 23) mit Eingängen, die mit den externen Anschlüsse (AD0-AD15) verbunden sind und Ausgängen, die mit dem Datenbus (IDB0-31) verbunden sind, einen Multiplexer (29) mit Ausgängen, die mit den Dateneingabeund -ausgabeanschlüsse (AD0-AD15) verbunden sind, und ersten und zweiten Eingängen, einer Adressenausgabeschaltung (27, 28), die zwischen den Adressenbus (IAB0-23) und die ersten Eingänge des Multiplexers (29) geschaltet ist, eine Datenausgabeschaltung (25, 26), die zwischen den Datenbus (IDB0-31) und die zweiten Eingänge des Multiplexers (29) geschaltet ist, eine Freigabesignal-Erzeugungsschaltung (30), die selektiv Zeilen- und Spaltenadresse-Freigabesignale jeweils an die Zeilen- und Spaltenadresse-Freigabesignal-Ausgabeanschlüsse liefert in Reaktion auf den Zugriff auf den Speicher vom adressengemultiplexten Typ und die das Chip-Auswahlsignal an den Chip-Auswahlsignal-Ausgabeanschlüsse liefert in Reaktion auf den Zugriff auf den Speicher vom nicht-adressengemultiplexten Adressentyp, und eine Buszustand-Steuereinrichtung (6), die mit dem Adressenbus verbunden ist und selektiv Steuersignale an die Adressenausgabeschaltung liefert in Reaktion auf den Zugriff auf den Speicher vom adressengemultiplexten Typ und vom nicht-adressengemultiplexten Typ, wobei die Buszustand-Steuereinrichtung ein Steuerbit (IOE) mit einem vorbestimmten Zustand enthält, wobei die zweiten Eingänge des Multiplexers mit den Ausgängen des Multiplexers verbunden sind, so daß äußere Anschlüsse zum Eingeben und Ausgeben von Daten für den Speicher vom adressengemultiplexten Typ und vom nicht-adressengemultiplexten Typ verwendet werden, aufweist.

A microcomputer system comprising an address multiplexed type memory (DRAM41) having address input terminals (A0-A8), data terminals (I/O0-I/O15), a row address strobe signal input terminal (/RAS) and a column address strobe signal input terminal (/CASH), an address non-multiplexed type memory (SRAM40) having address input terminals (A0-A15) and data terminals (I/O0-I/O15), a chip select signal input terminal, and a single-chip microcomputer according to any of claims 1 to 9, said address signal output terminals (A0-A21) being coupled to the address input terminals of the address multiplexed and the address non-multiplexed type memory, said data input and output terminals (AD0-AD15) being coupled to the data terminals of the address multiplexed and the address non-multiplexed type memory, said strobe signal output terminals including a row address strobe signal output terminal (/RAS) coupled to the row address strobe signal input terminal of the address multiplexed type memory, and a column address strobe signal output terminal (/CASH, /CASL) coupled to the column address strobe signal input terminal of the address multiplexed type memory, said chip select signal output terminals including a chip select signal output terminal (/CS1) coupled to the chip select signal input terminal of the address non-multiplexed type memory, said single-chip microcomputer further including an address bus (IAB0-23) coupled to the central processing unit, a data bus (IDB0-31) coupled to the central processing unit, address output means (32) coupled between the address bus and the address signal output terminals (A0-A21), wherein the address output means selectively provides address signals from the central processing unit to the address signal output terminals (A0-A21), respectively, in response to a control signal for indicating an access to the address non-multiplexed type memory, and wherein the address output means selectively provides multiplexed address signals as row and column address signals, which are multiplexed and which are for the address multiplexed type memory (DRAM), to ones of the address signal output terminals (A0-A21) in response to a control signal for indicating an access to the address multiplexed type memory, a data input circuit (22, 23) having inputs coupled to the external terminals (AD0-AD15) and outputs coupled to the data bus (IDB0-31), a multiplexer (29] having outputs coupled to the data input and output terminals (AD0-AD15) and first and second inputs; an address output circuit (27, 28) coupled between the address bus (IABO-23) and the first inputs of the multiplexer (29), a data output circuit (25, 26) coupled between the data bus (IDB0-31) and the second inputs of the multiplexer (29), a strobe signal generation circuit (30) selectively providing the row and column address strobe signals to the row and column address strobe signal output terminals, respectively, in response to the access to the address multiplexed type memory, and selectively providing the chip select signal to the chip select signal output terminal in response to the access to the address non-multiplexed type memory, and a bus state controller (6) coupled to the address bus and selectively providing the control signals to the address output circuit in response to the access to the address multiplexed type and the address non-multiplexed memory, the bus state controller including a control bit (IOE) having a predetermined state, where the second inputs of the multiplexer are coupled to the outputs of the multiplexer so that the external terminals are used for inputting and outputting data for the address multiplexed and the address non-multiplexed type memory.

Mikrocomputersystem mit einem Speicher vom nicht-adressengemultiplexten Typ (SRAM 40), der Adressen-Eingabeanschlüsse (A0-A15), Daten-Eingabeanschlüsse (I/O0-I/O15) und einen Chip-Auswahlsignal-Eingabeanschluß (/CS) aufweist; einer Schaltungsvorrichtung (42, 43), die adressen- und datengemultiplexte Anschlüsse (AD0-AD7), eine Chip-Auswahlsignal-Eingabeanschluß (/CS) und einen Anschluß (/ALE) zum Empfangen eines Adressenspeichersignals (/AH) aufweist; und einem Ein-Chip-Mikrocomputer gemäß einem der Ansprüche 1 bis 9, wobei die Adressen-Ausgabeanschlüsse (A0-A21) mit den Adressen-Eingabeanschlüsse des Speichers vom adressengemultiplexten und nicht-adressengemultiplexten Typ verbunden sind, wobei die Dateneingabe- und -ausgabeanschlüsse (AD0-AD15) mit den Datenanschlüsse des Speichers vom adressengemultiplexten und vom nicht-adressengemultiplexten Typ verbunden sind, wobei die Freigabesignal-Ausgabeanschlüsse einen Zeilenadresse-Freigabesignal-Ausgabeanschluß (/RAS), der mit dem Zeilenadresse-Freigabesignal-Eingabeanschluß des Speichers vom adressengemultiplexten Typ verbunden ist, und einen Spaltenadressse-Freigabesignal-Ausgabeanschluß (/CASH, /CASL), der mit dem Spaltenadresse-Freigabesignal-Eingabeanschluß des Speichers vom adressengemultiplexten Typ verbunden ist, aufweist, wobei die Chip-Auswahlsignal-Ausgabeanschluß Chip-Auswahlsignal-Ausgabeanschlüsse (/CS1, /CS6) aufweist, von denen einer mit der Chip-Auswahlsignal-Eingabeanschluß des Speichers vom nicht-adressengemultiplexten Typ (40) verbunden ist, wobei der Ein-Chip-Mikrocomputer einen Adressenbus (IABO-23), der mit der Zentralverarbeitungseinheit verbunden ist, einen Datenbus (IDB0-31), der mit der Zentralverarbeitungseinheit verbunden ist, einen Adressen-Speichersignal-Ausgabeanschluß (/AH), eine erste Adressen-ausgabeschaltung (32), die zwischen den Adressenbus und die Adressensignal-Ausgabeanschlüsse (A0-A21) geschaltet ist, wobei die erste Adressen-ausgabeschaltung (32) selektiv Adressensignale von der Zentralverarbeitungseinheit jeweils an die Adressensignal-Ausgabeanschlüsse (A0-A21) in Reaktion auf einen Zugriff auf den Speicher vom nicht-adressengemultiplexten Typ liefert und wobei die erste Adressen-ausgabeschaltung selektiv gemultiplexte Adressensignale als Zeilen- und Spaltenadressensignale, die gemultiplext sind und für den Speicher vom adressengemultiplexten Typ (DRAM) bestimmt sind, an die Adressensignal-Ausgabeanschlüsse (A0-A21) in Reaktion auf einen Zugriff auf den Speicher vom adressengemultiplexten Typ liefert, eine Dateneingabeschaltung (22, 23), die Eingänge, die an die Dateneingabe- und -ausgabeanschlüsse (AD0-AD15) angeschlossen sind, und Ausgänge, die an den Datenbus (IDB0-31) angeschlossen sind, aufweist, einen Multiplexer (29), der Ausgänge, die mit den externen Anschlüssen (AD0-AD15) verbunden sind, und erste und zweite Eingänge aufweist, eine zweite Adressen-ausgabeschaltung (27, 28), die zwischen den Adressenbus (IAB0-23) und die ersten Eingänge des Multiplexers (29) geschaltet ist, eine Datenausgabeschaltung (25, 26), die zwischen den Datenbus (IDB0-31) und die zweiten Eingänge des Multiplexers (29) geschaltet ist, eine Freigabesignal-Erzeugungsschaltung (30), die geeignet ist um selektiv die Zeilen- und Spaltenadressen-Freigabesignale jeweils an die Zeilen- und Spaltenadressen-Freigabesignal-Ausgabeanschlüsse in Reaktion auf den Zugriff auf den Speicher vom adressengemultiplexten Typ (DRAM 41) zu liefern, selektiv das Chip-Auswahlsignal an den Chip-Auswahlsignal-Ausgabeanschluß in Reaktion auf den Zugriff auf den Speicher vom nicht-adressengemultiplexten Typ (SRAM40) zu liefern, selektiv eines ersten Chip-Auswahlsignals an den ersten Chip-Auswahlsignal-Ausgabeanschluß (/CS1) in Reaktion auf den Zugriff auf den Speicher vom nicht-adressengemultiplexten Typ (40) zu liefern, selektiv eines zweiten Chip-Auswahlsignals an den zweiten Chip-Auswahlsignal-Ausgabeanschluß (/CS6) in Reaktion auf einen Zugriff auf die Schaltungsvorrichtung (42, 43) zu liefern, und selektiv an eine Adressen-Speichersignal-Ausgabeanschluß (/AH) ein Adressenspeichersignal zum Anzeigen eines Adressenspeicherzeitpunktes für die Schaltungsvorrichtung (42, 43) in Reaktion auf den Zugriff auf die Schaltungssvorichtung (42, 43) zu liefern, eine Buszustand-Steuereinrichtung (6), die mit dem Adressenbus verbunden ist und ein erstes Steuerbit (DRAME) und ein zweites Steuerbit (IOE) aufweist, wobei das erste Steuerbit (DRAME) einen ersten Zustand festlegt, der verhindert, daß die erste Adressenschaltung selektiv gemultiplexte Adressensignale an den Speicher vom adressengemultiplexten Typ liefert, und wobei das zweite Steuerbit (IOE) einen ersten Zustand festlegt, der ermöglicht, daß der Multiplexer (29) selektiv ein Adressensignal für die Schaltungsvorrichtung (42, 43) und Daten für die Schaltungsvorrichtung (42, 43) aufeinanderfolgend ausgibt und der ermöglicht, daß die Freigabesignal-Erzeugungsschaltung ein Adressen-Speichersignal in Reaktion auf eine Ausgabe des Adressensignals für die Schaltungsvorrichtung liefert, aufweist.

A microcomputer system comprising an address non-multiplexed type memory (SRAM40) having address input terminals (A0-A15), data terminals (I/O0-I/O15) and a chip select signal input terminal (/CS); a circuit device (42, 43) having address and data multiplexed terminals (AD0-AD7), a chip select signal input terminal (/CS) and a terminal (/ALE) for receiving an address hold signal (/AH); and a single-chip microcomputer according to any of claims 1 to 9, said address output terminals (A0-A21) being coupled to the address input terminals of the address multiplexed and the address non-multiplexed type memory, said data input and output terminals (AD0-AD15) being coupled to the data terminals of the address multiplexed and the address non-multiplexed type memory, said strobe signal output terminals including a row address strobe signal output terminal (/RAS) coupled to the row address strobe signal input terminal of the address multiplexed type memory, and a column address strobe signal output terminal (/CASH, /CASL) coupled to the column address strobe signal input terminal of the address multiplexed type memory, said chip select output terminal including chip select signal output terminals (/CS1, /CS6), one of which is coupled to the chip select signal input terminal of the address non-multiplexed type memory (40), said single chip microcomputer further including an address bus (IABO-23) coupled to the central processing unit, a data bus (IDB0-31) coupled to the central processing unit, an address hold signal output terminal (/AH), a first address output circuit (32) coupled between the address bus and the address signal output terminals (A0-A21), wherein the first address output circuit (32) selectively provides address signals from the central processing unit to the address signal output terminals (A0-A21), respectively, in response to an access to the address non-multiplexed type memory, and wherein the first address output circuit selectively provides multiplexed address signals as row and column address signals, which are multiplexed and which are for the address multiplexed type memory (DRAM), to ones of the address signal output terminals (A0-A21) in response to an access to the address multiplexed type memory, a data input circuit (22, 23) having inputs coupled to the data input and output terminals (AD0-AD15) and outputs coupled to the data bus (IDB0-31), a multiplexer (29) having outputs coupled to the external terminals (AD0-AD15) and first and second inputs, a second address output circuit (27, 28) coupled between the address bus (IABO-23) and the first inputs of the multiplexer (29), a data output circuit (25, 26) coupled between the data bus (IDB0-31) and the second inputs of the multiplexer (29), a strobe signal generation circuit (30) capable of selectively providing the row and column address strobe signals to the row and column address strobe signal output terminals, respectively, in response to the access to the address multiplexed type memory (DRAM41), selectively providing the chip select signal to the chip select signal output terminal in response to the access to the address non-multiplexed type memory (SRAM40), selectively providing a first chip select signal to the first chip select signal output terminal (/CS1) in response to the access to the address non-multiplexed type memory (40), selectively providing a second chip select signal to the second chip select signal output terminal (/CS6) in response to an access to the circuit device (42, 43), and selectively providing to the address hold signal output terminal (/AH) an address hold signal for indicating an address hold timing to the circuit device (42, 43) in response to the access to the circuit device (42, 43), a bus state controller (6) coupled to the address bus and including a first control bit (DRAME) and a second control bit (IOE), the first control bit (DRAME) is set to the first state where it disables the first address circuit to selectively provide the multiplexed address signals for the address multiplexed type memory, and the second control bit (IOE) is set to a first state where it enables the multiplexer (29) to selectively output an address signal for the circuit device (42, 43) and data for the circuit device (42, 43) in sequence and enables the strobe signal generation circuit to provide the address hold signal in response to an output of the address signal for the circuit device.

Mikrocomputersystem mit einem Speicher vom nicht-adressengemultiplexten Typ (SRAM40), der einen Adressen-Eingabeanschluß (A0-A15), einen Datenanschluß (I/O0-I/O15) und einen Chip-Auswahlsignal-Eingabeanschluß (/CS) aufweist; einer Schaltungsvorrichtung (42, 43), die adressen- und datengemultiplexten Anschlüsse (AD0-AD7), einen Chipauswahlsignal-Eingabeanschluß (/CS) und einen Anschluß (/ALE) zum Empfangen eines Adressenspeichersignals (/AH) aufweist; und einem Ein-Chip-Mikrocomputer gemäß einem der Ansprüche 1 bis 9, wobei die Adressen-Ausgabeanschlüsse (A0-A21) mit den Adressen-Eingabeanschlüsse des Speichers vom nicht-adressengemultiplexten Typ verbunden sind, wobei die Dateneingabe- und -ausgabeanschlüsse (AD0-AD15) mit den Datenanschlüsse des Speichers vom nicht-adressengemultiplexten Typ und mit den adressen- und datengemultiplexten Anschlüsse (AD0-AD7) der Schaltungsvorrichtung verbunden sind, wobei die Chipauswahlsignal-Ausgabeanschluß einen ersten Chip-Auswahlsignal-Ausgabeanschluß (CS1), der mit der Chip-Auswahlsignal-Eingabeanschluß (/CS) des Speichers vom nicht-adressengemultiplexten Typ (40) verbunden ist, und einen zweiten Chipauswahlsignal-Ausgabeanschluß (/CS6), der mit der Chipauswahlsignal-Eingabeanschluß (/CS) der Schaltungsvorichtung verbunden ist, aufweist, wobei der Ein-Chip-Mikrocomputer weiter einen Adressenbus (IAB0-23), der mit der Zentralverarbeitungseinheit verbunden ist, und einen Datenbus (IDB0-31), der mit Zentralverarbeitungseinheit verbunden ist, einen Adressen-Speichersignal-Ausgabeanschluß (/AH), der mit der Anschluß (/ALE) der Schaltungsvorrichtung verbunden ist, eine erste Adressen-Ausgabeschaltung (32), die zwischen den Adressenbus und die Adressensignal-Ausgabeanschlüsse (A0-A21) geschaltet ist, wobei die erste Adressen-Ausgabeschaltung (32) selektiv Adressensignale von der Zentralverarbeitungseinheit (CPU) jeweils an die Adressen-Ausgabeanschlüsse (A0-A21) liefert in Reaktion auf ein Steuersignal zum Anzeigen eines Zugriffs auf den Speicher vom nicht-adressengemultiplexten Typ (40) und wobei die erste Adressen-Ausgabeschaltung (32) selektiv gemultiplexte Adressensignale als Zeilen- und Spalten-Adressensignale, die gemultiplext sind und die für einen Speicher vom adressengemultiplexten Typ (DRAM) bestimmt sind, an die Adressensignal-Ausgabeanschlüsse (A0-A21) liefert in Reaktion auf ein Steuersignal zum Anzeigen eines Zugriffs auf den Speicher vom adressengemultiplexten Typ, eine Dateneingabeschaltung (22, 23) mit Eingängen, die mit den Dateneingabe- und -ausgabeanschlüsse (AD0-AD15) verbunden sind, und Ausgängen, die mit dem Datenbus (IDB0-31) verbunden sind, einen Multiplexer (29) mit Ausgängen, die mit den Dateneinund -ausgabeanschlüsse (AD0-AD15) verbunden sind, und ersten und zweiten Eingängen; eine zweite Adressenausgabeschaltung (27, 28), die zwischen den Adressenbus (IAB0-23) und die ersten Eingänge des Multiplexers (29) geschaltet ist, eine Datenausgabeschaltung (25, 26), die zwischen den Datenbus (IDB0-31) und die zweiten Eingänge des Multiplexers (29) geschaltet ist; eine Freigabesignal-Erzeugungsschaltung (30), die selektiv ein erstes Chip-Auswahlsignal an den ersten Chip-Auswahlsignal-Ausgabeansschluß (/CS1) in Reaktion auf den Zugriff auf den Speicher vom nicht-adressengemultiplexten Typ (40) liefert, selektiv ein zweites Chip-Auswahlsignal an den zweiten Chip-Auswahlsignal-Ausgabeanschluß (/CS6) in Reaktion auf den Zugriff auf die Schaltungsvorrichtung (42, 43) liefert, und selektiv an den Adressen-Speichersignal-Ausgabeanschluß (/AH) ein Adressenspeichersignal zum Anzeigen des Adressenspeicherzeitpunktes für die Schaltungsvorrichtung (42, 43) in Reaktion auf den Zugriff auf die Schaltungsvorrichtung (42, 43) liefert, und eine Buszustand-Steuereinrichtung (6), die mit einem Adressenbus verbunden ist und die selektiv den Multiplexer (29) und die Freigabesignal-Erzeugungsschaltung (30) in Reaktion auf den Zugriff auf die Schaltungsvorichtung (42, 43) steuert, so daß der Multiplexer (29) ein Adressensignal für die Schaltungsvorrichtung und Daten für die Schaltungsvorrichtung (42, 43) aufeinanderfolgend ausgibt, und die Freigabesignal-Erzeugungsschaltung (30) ein Adressen-Speichersignal in Reaktion auf eine Ausgabe des Adressensignals für die Schaltungsvorrichtung liefert, wobei die Buszustand-Steuereinrichtung ein Steuerbit (DRAME) mit einem vorbestimmten Zustand aufweist, so daß die erste Adressen-Ausgabeschaltung (32) die gemultiplexten Adressensignale nicht an die Adressensignal-Ausgabeanschlüsse liefert, aufweist.

A microcomputer system comprising an address non-multiplexed type memory (SRAM40) having address input terminals (A0-A15), data terminals (I/O0-I/O15) and a chip select signal input terminal (/CS); a circuit device (42, 43) having address and data multiplexed terminals (AD0-AD7), a chip select signal input terminal (/CS) and a terminal (/ALE) for receiving an address hold signal (/AH); and a single-chip microcomputer according to any of claims 1 to 9, said address output terminals (A0-A21) being coupled to the address input terminals of the address non-multiplexed type memory, said data input and output terminals (AD0-AD15) being coupled to the data terminals of the address non-multiplexed type memory and coupled to the address and data multiplexed terminals (AD0-AD7) of the circuit device, said chip select signal output terminal including a first chip select signal output terminal (CS1) coupled to the chip select signal input terminal (/CS) of the address non-multiplexed type memory (40); and a second chip select signal output terminal (/CS6) coupled to the chip select signal input terminal (/CS) of the circuit device, said single-chip microcomputer further including an address bus (IAB0-23) coupled to the central processing unit, and a data bus (IDB0-31) coupled to the central processing unit, an address hold signal output terminal (/AH) coupled to the terminal (/ALE) of the circuit device, a first address output circuit (32) coupled between the address bus and the address signal output terminals (A0-A21), wherein the first address output circuit (32) selectively provides address signals from the central processing unit (CPU) to the address signal output terminals (A0-A21), respectively, in response to a control signal for indicating an access to the address non-multiplexed type memory (40), and wherein the first address output circuit (32) selectively provides multiplexed address signals as row and column address signals, which are multiplexed and which are for an address multiplexed type memory (DRAM), to ones of the address signal output terminals (A0-A21) in response to a control signal for indicating an access to the address multiplexed type memory; a data input circuit (22, 23) having inputs coupled to the data input and output terminals (AD0-AD15) and outputs coupled to the data bus (IDB0-31); a multiplexer (29) having outputs coupled to the data input and output terminals (AD0-AD15) and first and second inputs; a second address output circuit (27, 28) coupled between the address bus (IABO-23) and the first inputs of the multiplexer (29); a data output circuit (25, 26) coupled between the data bus (IDB0-31) and the second inputs of the multiplexer (29); a strobe signal generation circuit (30) selectively providing a first chip select signal to the first chip select signal output terminal (/CS1) in response to the access to the address non-multiplexed type memory (40), selectively providing a second chip select signal to the second chip select signal output terminal (/CS6) in response to the access to the circuit device (42, 43) and selectively providing to the address hold signal output terminal (/AH) an address hold signal for indicating an address hold timing to the circuit device (42, 43) in response to the access to the circuit device (42, 43); and a bus state controller (6) coupled to the address bus and selectively controlling the multiplexer (29) and the strobe signal generation circuit (30) in response to the access to the circuit device (42, 43) so that the multiplexer (29) outputs an address signal for the circuit device and data for the circuit device (42, 43) in sequence and the strobe signal generation circuit (30) provides the address hold signal in response to an output of the address signal for the circuit device, the bus state controller including a control bit (DRAME) having a predetermined state so that the first address output circuit (32) does not provide the multiplexed address signals to the address signal output terminals.

Dabei vergleicht das empfangende Mikrocomputersystem 12 die Adressenangaben mit einer vorbestimmbaren Liste.

The receiving microcomputer system 12 thereby checks the address details against a predeterminable list.