Prozessorelement

Befehlsgeneratorschaltung zu liefern von Befehlen an eine Videosignal-Verarbeitungsvorrichtung (10) mit mehreren Ein-Bit-Prozessorelementen (102), wobei jedes Prozessorelement (102) Eingänge für den Empfang von Befehlen (130, 135, 137) und, in Benutzung, für die Ausarbeitung von Befehlen enthält, dadurch gekennzeichnet, daß die Befehlsgeneratorschaltung Eingänge (942) für den Empfang von Betriebsmodussignalen aus einer externen Quelle aufweist, daß jeder Befehl aus einem Steuercode und eine Registeradresse enthält, wobei der Steuercode wenigstens eines Befehls angibt, daß der Befehl ein Wiederholungsbefehl ist, daß jedes Prozessorelement die Befehle gemäß dem entsprechenden Steuercode und der Registeradresse ausführt, und daß die Befehlsgeneratorschaltung enthält: einen Befehlsprogrammspeicher (1258), einen Programmzähler (1230, 1250), der an einen Adresseneingang (1252) des Befehlsprogrammspeichers (1258) angeschlossen ist und einen Moduseingang (942) enthält, der die Betriebsmodussignale aus der externen Quelle empfängt, wobei der Programmzähler (1230, 1250) für das Zuführen einer Adresse zu dem Adresseneingang des Befehlsprogrammspeichers (1258) entsprechend dem empfangenen Betriebsmodussignal vorgesehen ist; einen Steuercode-Zwischenspeicher (1194) mit einem Eingang, der an einen Befehlsausgang (1268) des Befehlsprogrammspeichers (1258) angeschlossen ist, sowie einem Ausgang (C0-C23) zum Anschließen an die mehreren Prozessorelemente (102) zum Zwischenspeichern des Steuercodes eines aus dem Befehlsprogrammspeicher (1258) abgerufenen Befehls und zum Zuführen des darin gespeicherten Steuercodes zu den mehreren Prozessorelementen (102); einen Registeradressen-Zwischenspeicher (1290, 1292) mit einem Eingang, der an den Befehlsausgang des Befehlsprogrammspeichers (1258) angeschlossen ist, sowie einem Ausgang (948) für das Anschließen an die mehreren Prozessorelemente (102) zum Zwischenspeichern der Registeradresse eines aus dem Befehlsprogrammspeicher (1258) abgerufenen Befehls und zum Zuführen der darin gespeicherten Registeradresse an die mehreren Prozessorelemente (102); eine Befehlsdecodierschaltung (1234, 1242, 1294), die an den Befehlsausgang des Befehlsprogrammspeichers (1258), den Steuercode-Zwischenspeicher (1194) und den Registeradressen-Zwischenspeicher (1290, 1292) angeschlossen ist, wobei die Befehlsdecodierschaltung (1234, 1242, 1294) dem Steuern des Steuercode-Zwischenspeichers (1194) dient, damit der darin gespeicherte Steuercode erneut den mehreren Prozessorelementen (102) zugeführt wird und der Registeradressen-Zwischenspeicher (1290, 1292) gesteuert wird, um die darin gespeicherte Registeradresse fortzuschalten und die fortgeschaltete Registeradresse den mehreren Prozessorelementen (102) bei der Feststellung zuzuführen, daß der Steuercode des aus dem Befehlsprogrammspeicher abgerufenen Befehls einen Wiederholungsbefehl anzeigt.

An instruction generator circuit for supplying instructions to a video signal processing device (10) having a plurality of one-bit parallel operating processor elements (102), each processor element (102) having inputs for receiving instructions (130, 135, 137) and, in use, executing instructions, characterised in that the instruction generator circuit has inputs for receiving operating mode signals (942) from an external source, in that each instruction consists of a control code and a register address, the control code of at least one instruction indicating that that instruction is a repeat instruction, in that each processor element executes the instructions in accordance with the corresponding control code and register address, and in that the instruction generator circuit comprises: an instruction program memory (1258), a program counter (1230, 1250) connected to an address input (1252) of the instruction program memory (1258) and having a mode input (942) receiving the operating mode signals from the external source, said program counter (1230, 1250) being for supplying an address to the address input of the instruction program memory (1258) corresponding to the received operation mode signal; a control code latch (1194) having an input connected to an instruction output (1268) of the instruction program memory (1258) and an output (C0-C23) for connection to the plurality of processor elements (102) for temporarily storing the control code of an instruction recalled from the instruction program memory (1258) and supplying the control code stored therein to the plurality of processor elements (102); a register address latch (1290, 1292) having an input connected to the instruction output of the instruction program memory (1258) and an output (948) for connection to the plurality of processor elements (102) for temporarily storing the register address of an instruction recalled from the instruction program memory (1258) and supplying the register address stored therein to the plurality of processor elements (102); an instruction decoder circuit (1234, 1242, 1294) connected to the instruction output of the instruction program memory (1258), said control code latch (1194) and said register address latch (1290, 1292), said instruction decoder circuit (1234, 1242, 1294) being for controlling said control code latch (1194) to again supply said control code stored therein to the plurality of processor elements (102) and controlling said register address latch (1290, 1292) to increment the register address stored therein and supply the incremented register address to the plurality of processor elements (102) upon detection that the control code of the instruction recalled from the instruction program memory indicates a repeat instruction.

Eine Vektoreinheit ist ein Prozessorelement mit eingebauten Befehlen, die Mehrfachrechnungen auf Gleitkomma-Vektoren (eindimensionale Felder aus Zahlen von 32 Bit oder länger) gleichzeitig ausführen kann und die mindestens eine Vektor-ALU (Arithmetisch-Logische-Einheit) enthält.

A vector processing unit is a processor element with built-in instructions that perform multiple calculations on floating-point vectors (one-dimensional arrays of 32-bit or larger numbers) simultaneously, having at least one vector arithmetic logic unit.

Parallelcomputer nach Anspruch 1, bei dem beim Erzeugen der Phasensteuertabelle (12) zum Speichern von Daten, die auf Ursprungs- und Zielprozessoren für eine vorbestimmte Anzahl von Sendephasen verweisen, die von der Struktur des Torusnetzes (15) und von der Anzahl der Prozessoren abhängt, falls die Anzahl von Prozessoren a eine gerade Zahl ist, dann das erste Prozessorelement [PE] in einem eindimensionalen Torusnetz als Prozessor A, das zweite PE als Prozessor B, das (a/2+1)-te PE als Prozessor C und das (a/2+2)-te PE als Prozessor D bezeichnet wird, zwei Phasen für einen Weg ABCDA und einen Weg ADCBA zwischen Prozessoren in entgegengesetzten Richtungen zueinander bestimmt werden, der Prozessor A im Uhrzeigersinn um eines von dem ersten PE verschoben wird und desgleichen die Prozessoren B, C und D zusammen verschoben werden, zwei Phasen für einen Weg ABCDA und einen Weg ADCBA zwischen Prozessoren in entgegengesetzten Richtungen zueinander bestimmt werden, bestimmt wird, ob der Prozessor A an der Position des a/2-ten PE angekommen ist oder nicht, falls nein, ein Prozeß zum Wiederholen der Prozesse ab da, wo der Prozessor A von dem ersten PE verschoben wird und desgleichen die Prozessoren B, C und D zusammen verschoben werden, wiederholt wird, falls ja, der erste Prozessor zu der Position des Prozessors A, das zweite PE zu Prozessor B, das (a/2+1)-te PE zu Prozessor C und das (a/2+2)-te PE zu Prozessor D zurückgeführt werden, die Prozessoren B und D im Uhrzeigersinn um eines verschoben werden, zwei Phasen für den Weg ABCDA und den Weg ADCBA in entgegengesetzten Richtungen zueinander bestimmt werden, eine Subroutine ausgeführt wird, bestimmt wird, ob die Anzahl von Prozessoren a ein Vielfaches von 4 ist oder nicht, falls ja, bestimmt wird, ob der Prozessor B an der Position des a/4-ten PE angekommen ist oder nicht, falls nein, die Prozesse ab da, wo die Prozessoren B und D im Uhrzeigersinn um eines verschoben werden, wiederholt werden, falls ja, der erste Prozessor als Prozessor A, das (a/4+1)-te PE als. Prozessor B, das (a/2+1)-te PE als Prozessor C und das (3a/4+1)-te PE als Prozessor D bezeichnet wird, zwei Phasen für den Weg ABCDA und den Weg ADCBA in entgegengesetzten Richtungen zueinander bestimmt werden, der Prozessor A im Uhrzeigersinn um eines von dem ersten PE verschoben wird und desgleichen die Prozessoren B, C und D zusammen verschoben werden, zwei Phasen für den Weg ABCDA und den Weg ADCBA in entgegengesetzten Richtungen zueinander bestimmt werden, bestimmt wird, ob der Prozessor A an der Position des a/4-ten PE angekommen ist oder nicht, falls nein, die Prozesse ab da, wo der Prozessor A verschoben wird und desgleichen die Prozessoren B, C und D zusammen verschoben werden, wiederholt werden, falls bestimmt wird, daß die Anzahl der Prozessoren a keine Vielfaches von 4 ist, dann bestimmt wird, ob der Prozessor B an der Position des ((a-2)/4+1)-ten PE angekommen ist oder nicht, falls nein, die Prozesse ab da, wo die Prozessoren B und D entgegen dem Uhrzeigersinn um eines verschoben werden, wiederholt werden, falls bestimmt wird, daß der Prozessor B an der Position des ((a-2)/4+1)-ten PE angekommen ist, oder falls bestimmt wird, daß der Prozessor A an der Position des a/4-ten PE angekommen ist, dann das erste PE als Prozessor A, das (a/2+1)-te PE als C, das (a/4+1)-te PE als E und der (3a/4+1)-te Prozessor als F bezeichnet wird, der Zweipunktzyklus des Weges ACA und eine Phase, bei der die Prozessoren E und F Meldungen an sich selbst senden, bestimmt werden, der Prozessor A im Uhrzeigersinn um eines von dem ersten PE verschoben wird und desgleichen die Prozessoren C, E und F zusammen verschoben werden, der Zweipunktzyklus des Weges ACA und eine Phase, bei der die Prozessoren E und F Meldungen an sich selbst senden, bestimmt werden, bestimmt wird, ob der Prozessor A an der Position des a/2-ten PE angekommen ist oder nicht, falls nein, die Prozesse ab da, wo der Prozessor A verschoben wird und desgleichen die Prozessoren C, E und F zusammen verschoben werden, wiederholt werden, falls ja, bestimmt wird, ob der Verbindungskanal bidirektional ist oder nicht, falls nein, dann keine Aktionen ergriffen werden, falls ja, ein Zyklus von den Phasen in derselben Darstellung, bei der der Prozessor A verschoben wird, selektiert wird, um einen anderen Zyklus zu bilden, der in der Richtung wirkt, die zu der ursprünglichen Phase entgegengesetzt ist, wodurch eine neue Phase erzeugt wird, bestimmt wird, ob die Dimension des Torusnetzes (15) zweidimensional ist oder nicht, falls sie eindimensional ist, dann der Phasensteuertabellenerzeugungsprozeß endet, falls sie zweidimensional ist, dann zwei Phasen von den schon erzeugten Phasen herausgesucht werden, um eine neue Phase durch ein Kreuzproduktverfahren zu bestimmen, bestimmt wird, ob alle Kombinationen für die schon erzeugten Phasen bestimmt sind oder nicht, falls nein, die Prozesse ab da, wo zwei Phasen von den schon erzeugten Phasen herausgesucht werden, um eine neue Phase durch ein Kreuzproduktverfahren zu bestimmen, wiederholt werden, wenn alle Kombinationen bestimmt sind, eine Vielzahl von unabhängigen Phasen überlagert wird, um eine neue Phase zu bestimmen, und dadurch der Phasensteuertabellenerzeugungsprozeß endet.

The parallel computer according to claim 1, wherein, in generating said phase control table (12) for storing data pointing to source and destination processors for a predetermined number of transmission phases depending on the structure of said torus network (15) and the number of said processors, if the number of processors a is an even number, then the first processor element [PE] in a one-dimensional torus network is designated as processor A, the second PE as processor B, the (a/2+1)th PE as processor C, and the (a/2+2)th PE as processor D, two phases for inter-processor path ABCDA and path ADCBA in opposite directions to each other are determined, said processor A is shifted clockwise by one from said first PE, and likewise, processors B, C and D are shifted together, two phases for inter-processor path ABCDA and path ADCBA in opposite directions to each other are determined, it is determined whether or not processor A has arrived at the position of the a/2th PE, if no, a process for repeating the processes from where processor A is shifted from said first PE, and likewise, processors B, C and D are shifted together is repeated, if yes, the first processor is returned to the position of processor A, the second PE to processor B, the (a/2+1)th PE to processor C, and the (a/2+2)th PE to processor D, processors B and D are shifted clockwise by one, two phases for path ABCDA and path ADCBA in opposite directions to each other are determined, a subroutine is executed, it is determined whether or not the number of processors a is a multiple of 4, if yes, it is determined whether or not processor B has arrived at the position of the a/4th PE, if no, the processes from where said processors B and D are shifted clockwise by one are repeated, if yes, the first processor is designated as processor A, the (a/4+1)th PE as processor B, the (a/2+1)th PE as processor C, and the (3a/4+1)th PE as processor D, two phases for path ABCDA and path ADCBA in opposite directions to each other are determined, processor A is shifted clockwise by one from said first PE, and likewise, processors B, C and D are shifted together, two phases for path ABCDA and path ADCBA in opposite directions to each other are determined, it is determined whether or not processor A has arrived at the position of the a/4th PE, if no, the processes from where processor A is shifted, and likewise, processors B, C and D are shifted together are repeated, if the number of said processors a is determined not to be a multiple of 4, then it is determined whether or not processor B has arrived at the position of the ((a-2)/4+1)th PE, if no, the processes from where said processors B and D are shifted counterclockwise by one are repeated, if processor B is determined to have arrived at the position of the ((a-2)/4+1)th PE, or if processor A is determined to have arrived at the position of the a/4th PE, then the first PE is designated as processor A, the (a/2+1)th PE as C, the (a/4+1)th PE as E, and the (3a/4+1)th processor as F, the two-point cycle of path ACA and one phase in which processors E and F send messages to themselves are determined, processor A is shifted clockwise by one from said first PE, and likewise, processors C, E and F are shifted together, the two-point cycle of path ACA and one phase in which processors E and F send messages to themselves are determined, it is determined whether or not processor A has arrived at the position of the a/2th PE, if no, the processes from where processor A is shifted, and likewise, processor C, E and F are shifted together are repeated, if yes, it is determined whether or not the connection channel is two-directional, if no, then no actions are taken, if yes, a cycle is selected from phases in the same representation in which processor A is shifted to form another cycle operating in the direction opposite to the original phase, thus generating a new phase, it is determined whether or not the dimension of the torus network (15) is two-dimensional, if it is one-dimensional, then the phase control table generating process terminates, if it is two-dimensional, then two phases are retrieved from the already generated phases to determine one new phase through a cross-product method, it is determined whether or not all combinations are determined for the already generated phases, if not, the processes from where two phases are retrieved from the already generated phases to determine one new phase through a cross-product method are repeated, when all combinations are determined, a plurality of independent phases are superposed to determine one new phase, and thus the phase control table generating process terminates.

Adaptive Befehlsverarbeitung durch Feldrechner mit Prozessoridentifikation und datenabhängigen Statusregistern in jedem Prozessorelement.

Adaptive instruction processing by array processor having processor identification and data dependent status registers in each processing element.

Datenübertragungseinheit, Prozessorelement und Datenübertragungsverfahren.

Transfer control unit, processor element and data transferring method.