Schreibfreigabe

Speichersicherheitsschaltung zum Erfassen, wenn auf eine Speichereinheit (NVM3) zugegriffen wurde, unabhängig von einem Adressbefehl eines programmierbaren Schaltungsmittels (13), angeordnet, um ein eindeutiges Adresssignal (AS) zur Schreibfreigabe der Speichereinheit (NVM3) bereitzustellen, wobei die diskrete Speichereinheit mit einem Schreibfreigabekontaktstift (P5) und einem Chipauswahlkontaktstift (P6), welche, wenn zusammen freigegeben, Schreiben in die Speichereinheit (NVM3) erlauben, umfasst: Adressdekodiermittel (28) zum Empfangen des eindeutigen Adressbefehls (AS) und Veranlassen eines Schreibfreigabesignals und eines Chipauswahlsignals, um für die Speichereinheit (NVM3) generiert zu werden, erstes Mittel (456, 436) zum elektrischen Übermitteln des Schreibfreigabesignals und Chipauswahlsignals, um durch den Schreibfreigabekontaktstift (P5) beziehungsweise den Chipauswahlkontaktstift (P6) der Speichereinheit (NVM3) empfangen zu werden, und zweites Mittel (462, 446) zum Überwachen von mindestens einem von den Schreibfreigabekontaktstift (P5) und dem Chipauswahlkontaktstift (P6) der Speichereinheit (NVM3) und mit einem ersten Ausgangssignal, wenn die Speichereinheit (NVM3) durch das Schaltungsmittel (13) adressiert wurde und das Schreibfreigabe- und das Chipauswahlsignal generiert wurden, und einem zweiten Ausgangssignal (INTERRUPT 2), wenn die Speichereinheit (NVM3) nicht durch das Schaltungsmittel (13) adressiert wurde und das Schreibfreigabe- und das Chipauswahlsignal erzeugt wurden; und weiter Mittel umfasst, die auf das zweite Ausgangssignal (INTERRUPT 2) reagieren, um das Auftreten des zweiten Ausgangssignals aufzuzeichnen.

A memory security circuit for detecting when a memory unit (NVM3) has been accessed independently of an address instruction of a programmable circuit means (13) arranged to provide a unique address signal (AS) for write enabling a said memory unit (NVM3), said discrete memory unit having a write enable pin (P5) and a chip select pin (P6), which when enabled in combination, permits writing into said memory unit (NVM3), comprising: address decoding means (28) for receiving said unique address instruction (AS) and causing a write enable signal and a chip select signal to be generated for said memory unit (NVM3), first means (456,436) for electrically communicating said write enable signal and chip select signal to be received respectively by said write enable pin (P5) and said chip select pin (P6) of said memory unit (NVM3), and second means (462, 446) for monitoring at least one of said write enable pin (P5) and said chip select pin (P6) of said memory unit (NVM3) and having a first output signal when said memory unit (NVM3) has been addressed by said circuit means (13) and said write enable and said chip select signals have been generated, and a second output signal (INTERRUPT 2) when said memory unit (NVM3) has not been addressed by said circuit means (13) and said write enable and said chip select signals have been generated; and further comprising means responsive to said second output signal (INTERRUPT 2) to record said occurrence of said second output signal.