Speicherbank

SPEICHERBANK

MEMORY BANK

Speicherbank

deposit bank

speicherbank

memory bank

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Memory Bank

Dies ist insbesondere vorteilhaft durchführbar, wenn das Laden von Daten einer Speicherbank über Kommunikationsschnittstelle 5 relativ lange dauert.

This can be carried out advantageously in particular if the loading of data of a memory bank via communications interface lasts a relatively long time.

Danach erfolgt wiederum die Vorbereitung der Speicherbank 1, bevor der vierte Lesezugriff R2b darauf erfolgt.

The memory bank is then prepared again, before the fourth read access R thereto takes place.

Eine digitale Datenverarbeitungsanordnung einschließlich eines Speicheradreßbusses (18) und eines Adressierungssystems (12) zur Adressierung eines Speichermittels (14A-14D) als Reaktion auf Adreßsignale in dem Adreßbus bereitgestellt, wobei das Speichermittel eine Vielzahl von Speicherbanken enthält, jede für die Aufnahme von einem oder mehreren Speichermodul (en), die an einer vorgegebenen, festen Speicherkapazität hängen, oder kein Modul, dadurch gekennzeichnet, daß (i) eine Modulkapazitätslogik (30) zu den Banken für die zu erzeugenden Kapazitätssignale gehört, die die Speicherkapazität angibt, einschließlich Null des Moduls oder der Module, die derzeit in jeder Bank gehalten werden; (ii) der maximale Adreßbereich der Speichermittel in 2 aufeinanderfolgende, feste Größensegmente geteilt wird, wobei jedes Segment eine Größe entsprechend einem minimalen Kapazitätsmodul hat; und (iii) das Adressierungssystem einen Segmentdecoder (28) enthält, der auf H höherwertige Bits der Adreßsignale anspricht, um eine von 2 Segmentleitungen entsprechend den aufeinanderfolgenden, festen Größensegmente auszuwählen, in welchen der maximale Adreßbereich geteilt wird, und eine Segment-Auswahllogik zur automatischen Zuordnung der Segmentleitungen in die entsprechenden Banken in Übereinstimmung mit den Kapazitätssignalen, wobei die Segment-Auswahllogik eine verknüpfte Vielzahl von Logikzellen enthält, die in einer Matrix von Spalten und Reihen angeordnet sind, wobei die Zellen in jeder der Spalten gekoppelt werden, um Kapazitätssignale von der Kapazität von einer der spezifischen Banken von der Modulkapazitätslogik zu empfangen und die Zellen von jeder dieser Reihen gekoppelt werden, um Segmentsignale zu empfangen, die zu besonderen Segmentleitungen von dem Segmentdecoder gehören, wobei jede Zelle eine kombinatorische Logik enthält, um zu bestimmen, ob die besonderen Segmentleitungen einer besonderen Speicherbank in Abhängigkeit der Kapazitätssignale zuzuordnen sind, zum logischen Durchlauf in jeder folgenden Zelle in der Spalte eines Signals, das die verbleibende Kapazität von der besonderen Speicherbank darstellt und zum logischen Durchlauf von Signalen entlang der Reihe, die angibt, ob die besonderen Segmentleitungen zugeordnet wurden, um ein entsprechendes Ausgangssegmentsignal zu liefern, damit automatisch zu liefern, in Kombination mit niederwertigen Bits der Adreßsignale, angrenzende Adressierung für den Speicher, unabhängig von der Kapazität der Speichermodule in jeder der Banken.

A digital data processing system including a memory address bus (18) and an addressing system (12) for addressing a memory means (14A - 14D) in response to address signals on said address bus, said memory means comprising a plurality of memory banks each for receiving one or more memory modules having up to a predetermined fixed capacity of memory, or no module, characterized in that: (i) a module capacity logic (30) is associated with the banks for generating capacity signals indicating the memory capacity, including zero, of the module or modules currently held in each bank; (ii) the maximum address range of the memory means is divided into 2 consecutive fixed size segments, whereby each segment has a size corresponding to a minimum capacity module; and (iii) said addressing system includes a segment decoder (28) responsive to H higher order bits of said address signals to select one of 2 segment lines corresponding to said consecutive fixed size segments into which the maximum address range is divided, and a segment selector logic for automatically assigning segment lines to the respective banks in accordance with said capacity signals, said segment selector logic comprising an interconnected plurality of logic cells arranged in a matrix of columns and rows, wherein the cells in each one of said columns are coupled to receive capacity signals of the capacity of a specific one of said banks from said module capacity logic and the cells of each one of said rows are coupled to receive segment signals associated with particular segment lines from said segment decoder, each cell including a combinatorial logic for determining whether to assign said particular segment lines to a particular memory bank in dependence on said capacity signals, for logically passing to each subsequent cell in the column a signal representing the remaining capacity of the particular memory bank, and for logically passing signals along the row indicating whether said particular segment lines have been assigned to provide a corresponding output segment signal, thereby to automatically provide, in combination with low order address bits of said address signals, contiguous addressing for the memory irrespective of the capacity of the memory modules in each of said banks.

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