Taktzyklus

c) entwickelt, um mehr als vier Festkomma-Multiplikations-Additions-(multiply-accumulate) Ergebnisse mit einer Wortlänge von 16 Bit pro Taktzyklus zu erzielen (d.

designed to perform more than four 16-bit fixed-point multiply-accumulate results per cycle (e.g.

c) entwickelt, um mehr als vier Festkomma-Multiplikations-Additions-(multiply-accumulate) Ergebnisse mit einer Wortlänge von 16 Bit pro Taktzyklus zu erzielen (d.h.

c.

Das heißt auch, dass Computer die doppelte Anzahl an Anweisungen pro Taktzyklus verarbeiten können, was numerische Berechnungen und andere Aufgaben enorm beschleunigt.

It also enables computers to process twice the number of instructions per clock cycle, which can dramatically speed up numeric calculations and other tasks.

Der Plattenantrieb (100) eines jeden vorangehenden Anspruchs, bei dem die Platte (110), die in dem Plattenantrieb beschrieben wird, eine phasenveränderliche, einmal beschreibbare, mehrfach lesbare (WORM) Platte ist, und bei dem die Modulatorschaltungsanordnung zum Takten der Laservorwärmimpulse in den Lücken einen Impuls pro Taktzyklus während jeder Lückenlauflänge erzeugt, wobei jeder Vorwärmimpuls dieselbe zeitliche Dauer hat und kürzer als ein Taktzyklus ist.

The disk drive (100) of any preceding claim wherein the disk (110) being written in the disk drive is a phase change write-once read-many (WORM) disk and wherein the modulator circuitry for timing the laser preheat pulsing in the gaps generates one pulse per clock cycle during each gap run-length, each preheat pulse having the same time duration and being less than one clock cycle.

Der Plattenantrieb (100) nach Anspruch 6, bei dem der RLL- Codierer (250) ein 1,7-RLL-Codierer ist, und bei dem die Modulatorschaltungsanordnung zum Takten der Laservorwärmimpulse in den Lücken während des letzten Taktzyklus für jede Markierungslauflänge keine Vorwärmimpulse erzeugt.

The disk drive (100) of claim 6 wherein the RLL encoder (250) is a 1,7 RLL encoder and wherein the modulator circuitry for timing the laser preheat pulsing in the gaps does not generate any preheat pulses during the last clock cycle for each mark run-length.

Die Einrichtung zum Reduzieren des Versatzes nach Anspruch 10, wobei dem zweiten Signal erste und zweite Präambelabschnitte vorangehen, wobei jeder der Abschnitte ansteigende und abfallende Flanken, die durch einen einzigen Taktzyklus getrennt sind, aufweist, und wobei die Vergleichsmittel Ausgangssignale der Verzögerungsmittel mit dem ersten Präambelabschnitt vergleichen, um das erste verzögerte Signal zu identifizieren, und die Detektormittel Ausgangssignale der Verzögerungsleitungsmittel mit dem zweiten Präambelabschnitt vergleichen, um das zweite verzögerte Signal zu identifizieren.

The apparatus for reducing skew of claim 10, wherein the second signal is preceded by first and second preamble portions, each portion having rising and falling edges separated by a single clock cycle, and wherein the comparison means compares outputs of the delay means to the first preamble portion to identify the first delayed signal and the detector means compares outputs of the delay line means to the second preamble portion to identify the second delayed signal.

Halbleiter-Speichervorrichtung nach Anspruch 3, bei welcher die Ausgangs-Pufferschaltung (108) die Daten-Ausgangstransistorschaltung (11, 12; 13, 12) in einen Hoch-Impedanz-Status setzt and Daten, die einem in der Schaltung (108) gehaltenen Ausgangssignal entsprechen, zurücksetzt durch eine Logiksignal-Ausgangseinrichtung (1, 2, 3, 4) unter Verwendung des Triggers des Taktsignals und des zweiten Taktsignals (/DXFR, DXFR) in einem Taktzyklus unmittelbar vor dem durch den Trigger zu startenden Taktzyklus.

The semiconductor memory device according to claim 3, wherein the output buffer circuit (108) sets the data output transistor circuit (11, 12; 13, 12) to a high-impedance state and resets data corresponding to an output which has been maintained in the circuit (108), by logical output means (1, 2, 3, 4) utilizing the trigger of the clock signal and the second clock signal (/DXFR, DXFR) in a clock cycle immediately before the clock cycle to be started by the trigger.

Halbleiter-Speichervorrichtung, umfassend ein Speicherzellenfeld (101), in welchem mehrere Speicherzellen zur Speicherung von Daten angeordnet sind; eine Übertragungseinrichtung (102, 103, 104, 105, 106, 107) zum Übertragen eines Signals entsprechend Daten in einer Speicherzelle des Speicherzellenfeldes (101), auf welche durch ein Adress-Signal zugegriffen wird, das synchron zu einem Taktsignal definiert wird; und eine Ausgangs-Pufferschaltung (108) mit einer Daten-Ausgangstransistorschaltung (11, 12; 13, 12), in welcher ein den Daten entsprechendes Ausgangssignal in einem Taktzyklus gehalten wird, der durch das Taktsignal (/CAS) bestimmt ist; dadurch gekennzeichnet, dass die Daten-Ausgangstransistorschaltung (11, 12; 13, 12), welche ein erstes Ausgangssignal in einem ersten Taktzyklus des Taktsignals (/CAS) hält, zunächst in einen Hoch-Impedanz-Status gesetzt wird mit einem Trigger des Taktsignals (/CAS) in einem zweiten Taktzyklus, bevor eine Zeitspanne zum Auslesen in dem zweiten Taktzyklus gestartet wird, und dann die Ausgangs-Pufferschaltung (108) neue Daten aus der Datenleitung (/RD, RD) holt, wenn die Lese-Zeitspanne in dem zweiten Taktzyklus startet, so dass ein zweites Ausgangssignal erhalten werden kann.

A semiconductor memory device, comprising a memory cell array (101) in which a plurality of memory cells for storing data are arranged; transmitting means (102, 103, 104, 105, 106, 107) for transmitting a signal corresponding to data in a memory cell of said memory cell array (101), which is accessed by an address signal defined in synchronism with a clock signal; and an output buffer circuit (108) including a data output transistor circuit (11, 12; 13, 12) in which an output corresponding to the data is maintained in a clock cycle determined by the clock signal (/CAS); characterized in that said data output transistor circuit (11, 12; 13, 12) which maintains a first output in a first clock cycle of the clock signal (/CAS), is first set to a high-impedance state with a trigger of the clock signal (/CAS) in a second clock cycle before starting of a reading period in the second clock cycle, and then said output buffer circuit (108) fetches new data from the data line (/RD,RD) when the reading period starts in the second clock cycle so that a second output can be obtained.