Verzweigungsbefehl

VERZWEIGUNGSBEFEHL FÜR EINE PROZESSORARCHITEKTUR

BRANCH INSTRUCTION FOR PROCESSOR ARCHITECTURE

Mikroprozessor mit mehreren in einer Pipeline angeordneten Funktionseinheiten (32 - 46), wenigstens einem Befehlspuffer (26) und einer Befehls-Verteilungseinheit (28), dadurch gekennzeichnet, dass der Mikroprozessor einen FIFO (66) für einen offenstehenden Befehl umfaßt, der Verfolgungsdaten für jeden Befehl in den mehreren Pipeline-Funktionseinheiten (32 - 46) speichert, wobei die Verfolgungsdaten ein Gültigkeitsbit umfassen, dass die Befehls-Verteilungseinheit zwischen den Befehlspuffer und die mehreren Pipeline-Funktionseinheiten geschaltet ist, dass wenigstens ein Befehlspuffer eine Vielzahl von Befehlen vorgibt einschließlich einem Verzweigungsbefehl und vorhergesagten Zielbefehlen und wobei die Befehls-Verteilungseinheit konfiguriert ist, um sowohl einen Verzweigungsbefehl als auch einen vorhergesagten Zielbefehl zu den Funktionseinheiten in einem einzigen Zyklus zu verteilen.

A microprocessor having a plurality of pipelined functional units (32-46), at least one instruction buffer (26), and an instruction dispatch unit (28), characterised in that the microprocessor comprises an outstanding instruction FIFO (66) storing tracking data for each instruction in said plurality of pipelined functional units (32-46), said tracking data including a valid bit, said instruction dispatch unit is coupled between said instruction buffer and said plurality of pipelined functional units, said at least one instruction buffer provides a plurality of instructions, including branch instruction and predicted target instructions, and wherein said instruction dispatch unit is configured to dispatch both a branch instruction and a predicted target instruction to said functional units in a single cycle.

Datenprozessor, bei dem eine Speicherzugriffs-Adressinformation eine größere Bitlänge als die im Prozessor verarbeiteten Daten aufweist, mit einem Adressbus (10), einem Datenbus (20), einem ersten und einem zweiten Befehlsadressregister (31, 30), die mit dem Adressbus (10) und dem Datenbus (20) verbunden sind und für das jeweilige Speichern eines höherwertigen Teils und eines niederwertigen Teils der Adresse eines zu lesenden Befehls verwendet werden, einer arithmetischen und logischen Einheit (60) die mit dem Datenbus (20) verbunden ist und eine Berechnung aufgrund des Inhaltes des zweiten Befehlsadressregisters und eines Offset, der in einem Relativadress-Verzweigungsbefehl enthalten ist, durchführen kann, einer Steuerschaltung (70), die mit der arithmetischen und logischen Einheit derart verbunden ist, um ein Inkrementierungssignal (71) oder ein Dekrementierungssignal (72) aufgrund des Ergebnisses der Berechnung durch die arithmetische und logische Einheit zu erzeugen, einem Inkrementer/Dekrementer (41), der über den Datenbus mit dem ersten Befehlsadressregister (31) verbunden ist und durch das Inkrementsignal (71) und das Dekrementsignal (72) derart gesteuert wird, daß der Inhalt des ersten Befehlsadressregisters (31) erhöht wird, wenn das Inkrementsignal empfangen wird, und der Inhalt des ersten Befehlsadressregisters (31) vermindert wird, wenn das Dekrementsignal empfangen wird.

A data processor in which a memory access address information has a bit length larger than that of data processed in the processor, which comprises an address bus (10), a data bus (20), first and second instruction address registers (31, 30) coupled to the address bus (10) and the data bus (20) and used for respectively storing a more significant portion and a less significant portion of the address of an instruction to be read, an arithmetic and logic unit (60) coupled to the data bus (20) and capable of executing a calculation on the basis of the content of the second instruction address register (30) and the offset contained in a relative address branch instruction, a control circuit (70) coupled to the arithmetic and logic unit so as to generate an increment signal (71) or a decrement signal (72) on the basis of the result of the calculation by the arithmetic and logic unit, an incrementer/decrementer (41) coupled through the data bus to the first instruction address register (31) and controlled by the increment signal (71) and the decrement signal (72) so as to increment the content of the first instruction address register (31) when the increment signal is received and to decrement the content of the first instruction address (31) register when the decrement signal is received.