Zeitgeberschaltung

Mikrocomputervorrichtung (10) für digitale Signalverarbeitung, die auf einem Halbleitersubstrat gebildet ist und Datenanschlüsse besitzt, enthaltend: eine Arithmetik/Logik-Einheit (ALU) mit einem Dateneingang (ALU-a, ALU-b) und einem Datenausgang (ALU-o); einen Datenspeicher (15) mit einem Adresseneingang (15a) und einem Dateneingang/Datenausgang (15i, 15j); einen Datenbus (D-Bus), der an den Dateneingang und an den Datenausgang der Arithmetik/Logik-Einheit, an den Dateneingang/Datenausgang des Datenspeichers und an die Datenanschlüsse (Dd) angeschlossen ist; einen Programmspeicher (14) mit einem Adresseneingang (14a), wobei der Programmspeicher wenigstens Befehlswörter speichert; eine Programmadressenschaltung (PC), die an den Adresseneingang des Programmspeichers angeschlossen ist; einen Programmbus (P-Bus), der an die Programmadressenschaltung angeschlossen ist; eine Steuerschaltung (ID1) zum Erzeugen von Steuersignalen als Antwort auf Befehlswörter, um die operation der Arithmetik/Logik-Einheit und die Übertragung an den und von dem Datenbus zu definieren; wobei die Steuerschaltung eine Zeitgeberschaltung zum Erzeugen von Taktspannungen für die Erzeugung von Arbeitszyklen S0, S1, S2 und für die Erzeugung von Unterzyklen Q1, Q2, Q3, Q4 innerhalb jedes Arbeitszyklus enthält; wobei der Programmspeicher einen Befehlsausgang (IR) besitzt, der an den Programmbus angeschlossen ist, und die Steuerschaltung einen an den Programmbus angeschlossenen Abschnitt (ID2) enthält; dadurch gekennzeichnet, daß während eines einzigen Unterzyklus S1:Q3 die Steuerschaltung vom Programmbus ein Befehlswort, das durch eine in einem entsprechenden Unterzyklus eines vorhergehenden Arbeitszyklus S0, Q3 in die Programmadressenschaltung (PC) geladene Adresse definiert ist, empfängt und Steuersignale (15a) zum Adressieren des Datenspeichers (15) erzeugt, und eine Adresse, die einen nächsten Befehl definiert, in die Programmadressenschaltung (PC) geladen wird, wobei der Befehl auf dem Programmbus durch den Befehlsausgang (IR) des Programmspeichers (14), der in einem vorhergehenden Unterzyklus Q4; S0; S1, Q1 adressiert worden ist, bereitgestellt wird; wobei Daten vom Speicher zum Datenbus während eines nachfolgenden Unterzyklus S1, Q4 ausgegeben und in die Arithmetik/Logik-Einheit (ALU) in einem weiteren nachfolgenden Unterzyklus S2, Q1 eingegeben werden und der Ausgang (ALU-o) der Arithmetik/Logik-Einheit (ALU) während eines entsprechenden Unterzyklus eines nächsten Arbeitszyklus S2, Q3 gültig ist, in dem eine Adresse eines nochmals weiteren nächsten Befehls in die Programmadressenschaltung (PC) geladen wird und von der Steuerschaltung (ID1) der nächste Befehl empfangen wird.

A microcomputer device (10) for digital signal processing formed on a semiconductor substrate and having data terminals, comprising: an arithmetic/logic unit (ALU) having a data input (ALU-a, ALU-b) and a data output (ALU-o); a data memory (15) having an address input (15a) and having data input/output (15i,15j); a data bus (D-Bus) coupled to the data input and data output of the arithmetic/logic unit, to the data input/output of the data memory and to said data terminals (Dd); a program memory (14) having an address input (14a), the program memory storing at least instruction words; a program address circuit (PC) coupled to the address input of the program memory; a program bus (P-bus) coupled to said program address circuit; a control circuit (ID1) for generating control signals in response to instruction words to define the operation of said arithmetic/logic unit and transfer to and from the data bus; said control circuit including a timing circuit for generating clock voltages to establish operating cycles S0,S1,S2 and to establish sub-cycles Q1,Q2,Q3,Q4 within each operating cycle; said program memory having an instruction output (IR) coupled to said program bus, and said control circuit including a portion (ID2) coupled to said program bus; characterised in that during a single sub-cycle S1:Q3 the control circuit receives an instruction word defined by an address loaded into said program address circuit (PC) in a corresponding sub-cycle of a previous operating cycle S0,Q3 from said program bus and provides control signals (15a) for addressing said data memory (15), and an address defining a next instruction is loaded into said program address circuit (PC), said instruction on said program bus being provided by said instruction output (IR) of said program memory (14) addressed during a previous sub-cycle Q4;S0;S1,Q1; data from said memory being output to said data bus during a subsequent sub-cycle S1,Q4 and input to said arithmetic/logic unit (ALU) in a further subsequent sub-cycle S2,Q1 and said output (ALU-o) of said arithmetic/logic unit (ALU) being valid during a corresponding sub-cycle of a next operating cycle S2,Q3 during which an address of a yet further next instruction is loaded to said program address circuit (PC) and the next instruction is received by said control circuit (ID1).

Signalerkennungssystem nach Anspruch 5 und 9, dadurch gekennzeichnet, daß durch das Signalerkennungssystem Erzeugen einer Vielzahl von Ausgangssignalzuständen in Abhängigkeit von Eingangssignalzuständen jeder in der ersten Speichereinheit (ROM) und der zweiten Speichereinheit (RAM) abzuspeichernde Wert in Form einer Vielzahl von Bits abgespeichert wird, daß das Signalerkennungssystem eine Zeitgeberschaltung (PS, CR, DEC1/2) aufweist, durch die eine Vielzahl von aufeinanderfolgenden Zeitintervalsignale (SIN?/7) erzeugt und zu entsprechenden Zeitintervallen der Eingangssignalzustände zugeordnet werden und durch die der erste Multiplexer (MUX1) und der zweite Multiplexer (MUX2) gesteuert werden und daß durch die Zeitgeberschaltung (PS, CR, DEC1/2) für jedes Zeitintervallsignal (SIN?/7) eine Reihe aufeinanderfolgender Bittaktsignale (SB?/7) erzeugt werden, die zu entsprechenden Bits der abgespeicherten Werte und dem Steuerbit (P) zugeordnet werden.

Signal recognition system according to claims 5 and 9, characterized in that it is adapted to produce a plurality of input signal conditions as output signal conditions and to store each of the values in said first (ROM) and second (RAM) memory units under the form of a plurality of bits, and that it includes a timing cirucit (PS, CR, DEC1/2) which generates a plurality of successive time interval signals (SIN0/7), allocated to respective ones of said input signal conditions, and controlling said multiplexer, and moreover generates in each such ti me interval signal (SIN0/7) a series of successive bit period signals (SB0/7) allocated to respective ones of said bits of said values and to said control bit (P).