absolute Adresse

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absolute address

Ergibt die absolute Adresse der referenzierten Zelle.

Returns the absolute address of the referenced cell.

Alle Referenzen auf die absolute Adresse aaaa im Speicherbereich von xxxx bis yyyy werden gesucht.

Find all references to the absolute address aaaa within the memory range xxxx to yyyy.

Verfahren zur Erfassung und Identifizierung von Busteilnehmern in einem 1-Master- n-Slave-System, wobei die vernetzten Teilnehmer in einem ringtopologisch angeordneten Bussystem befinden und mittels einem als übertragungsmedium ausgeführten Lichtwellenleiter Informationen mit geringen Datenmengen bis in die niedrigste Kommunikationsebene austauschen, dadurch gekennzeichnet, daß das zentrale Steuersystem (Master) nach jeder Neuinitialisierung eine zyklische Konfiguration des Ringsystems einleitet, wobei jeder im Ringsystem eingebundene Teilnehmer (Slave 1-Slave n) derart erfaßt und identifiziert wird, daß in einem ersten Konfigurationszyklus (KZ1) die Teilnehmererkennung und Teilnehmeridentifizierung durch eine geographische Adressierung erfolgt, indem ein Konfigurationstelegramm (KT 1), welches im wesentlichen aus einem Startbyte (KD), einem Adreßbyte (AB) mit der Wertigkeit 0, einem weiteren Adressbyte (ABr) mit der Wertigkeit 0 und einer Folge von Datenbytes (DB0 - DBn) besteht, zum ersten Ringteilnehmer (Slave 1) gesendet wird und daß dieser Teilnehmer (Slave 1) das emfangene Adressbyte (AB) in seinem Adreßregister (AR) als absolute Adresse ablegt und durch hinzuaddieren seiner hardwaremäßig eingestellten relativen Adresse (BZ) das Adressbyte (AB) des Konfigura tionstelegramms (KT1) für den nächsten Teilnehmer (Slave 2) neu generiert, welches dann mit dem, um die Adressbytezahl (BZ) des Teilnehmers (Slave 1), erhöhte Adressbyte (AB) zum Teilnehmer (Slave 2) gesendet wird und daß der Teilnehmer (Slave 2) und jeder weitere Teilnehmer (Slave 3 - Slave n) diese Prozedur durchläuft und daß am Ende des Ringes dem zentralen Steuerungssystem (Master) ein genaues Abbild über die Anzahl der Teilnehmer (Slave 1 - Slave n), deren zugeordneter relativen Adresse aus der Summierung aller Adressbytezahlen (BZ) im Adreßbyte (AB) und deren zugeordnete errechnete und absoluten Adresse aus den entsprechenden Arbeitsregistern (AR), deren Werte in die Datenbytefolge (DB0-DBn) des Konfigurationstelegramms (KT1), während des Konfigurationszyklusses (KZ1), eingeschrieben wurden, zur Verfügung steht, wobei für einen intelligenten Teilnehmer (Slave 3) mit variabler Datenlänge vier Datenbytes (DB5-DB8) im Konfigurationstelegramm (KT1) reserviert wird und daß sich das zentrale Steuerungssystem (Master) aus dem Konfigurationstelegramm (KT1) eine Abbildliste (ABL) erstellt.

Procedure allowing the registration and identification of bus participants in a one-master-n-slave system, the network participants being situated within a bus system with a ring topological arrangement and exchanging information comprising small amounts of data by means of an optical waveguide arranged as a medium of transmission up to the lowest level of communication, in which the central control system (master) starts a cyclic configuration of the ring system after every reinitialization during which every participant involved in the ring system (slave 1 through slave n) is registered and identified in such a way that participant recognition and participant identification is done by geographic addressing in a first configuration cycle (KZ1), during which a configuration telegram (KT 1) which essentially consists of a start byte (KD), an address byte (AB) with a valence of 0, another address byte (ABr) with a valence of 0, and a series of data bytes (DB0 through DBn) is sent to the first ring participant (slave 1) and in which this participant (slave 1) files the received address byte (AB) as an absolute address in its address register (AR) and regenerates the address byte (AB) of the configuration telegram (KT1) for the next participant (slave 2) by adding its relative address (BZ) set on the hardware level, this configuration telegram (KT1) then includes the address byte (AB) increased by the address byte number (BZ) of the participant (slave 1) and it is sent to the participant (slave 2) and in which the participant (slave 2) and every other participant (slave 3 through slave n) follows this procedure and in which the central control system (master) at the end of the ring has a precise picture of the number of participants (slave 1 through slave n), of the relative address assigned to them resulting from the adding-up of all address byte numbers (BZ) in the address byte (AB) and of the absolute address assigned to them and arrived at by calculation obtained from the corresponding working registers (AR), the values n of which have been written into the data byte sequence.(DBO through DBn) of the configuration telegram (KT1) during the configuration cycle (KZ1), while four data bytes (DB5-DB8) are reserved for an intelligent participant (slave 3) with a variable data length in the configuration telegram (KT1) and in which the central control system (master) prepares itself a map list (ABL) on the basis of the configuration telegram (KT1).

Schaltungsanordnung zur Übersetzung von virtuellen Adressen (VAD) in absolute Adressen (AAD) in Datenverarbeitungsanlagen, deren Speichersystem entsprechend der ESA-Architektur in eine Vielzahl von gleichzeitig ansprechbaren virtuellen Adreßräumen unterteilt ist, wobei jeder dieser Adreßräume durch den Inhalt eines gesonderten Zugriffsregisters (ACC-REG) ansprechbar ist, das jeweils einem der durch das Registerfeld (B) eines Befehls ansprechbaren Mehrzweckregister (B-REG) fest zugeordnet ist und einen Zeiger (ALESN/ALEN) auf eine zuständige Adreßliste enthält, über die im Rahmen einer vorgeschalteten Register-Adreßumsetzung (ART) schließlich der für die anschließende dynamische Adreßumsetzung (DAT) benötigte Zeiger (STD) für eine Segmenttafel gefunden wird, anhand derer dann in Verbindung mit einem Teil der zu übersetzenden virtuellen Adresse (VAD) die für den Speicherzugriff benötigte absolute Adresse (AAD) gewonnen wird, für getrennte Prozessoren (PLU, EXU), die alle auf das gemeinsame Speichersystem zugreifen können, dadurch gekennzeichnet, daß die Ausführung von vollständigen Adreßübersetzungen nur durch einen der Prozessoren (EXU) erfolgt, daß dieser einen Prozessor (EXU) einer vorgegebenen Anzahl (n) von virtuellen Adreßräumen eine gesonderte Adreßraumnummer (ESA) zuordnet, und bei einer erstmaligen Adreßübersetzungsanforderung durch einen anderen Prozessor (PLU) jeweils die zuständige gesonderte Adreßraumnummer (ESA) und die absolute Seitenadresse (APAD) ermittelt, daß mit der Register-Adreßumsetzung (ART) in diesem einen Prozessor (EXU) ein gesonderter Speicher für die Zwischenspeicherung der durch die Zugriffsregister (ACC-REG) vorgegebenen Zeiger (ALESN/ALEN) für die einzelnen virtuellen Adreßräume in Zuordnung zu den vorgegebenen gesonderten Adreßraumnummern (ESA) gekoppelt ist, daß in den anderen Prozessoren (PLU) jedem der Mehrzweckregister (B-REG) ein gesondertes individuelles Register (ESA-REG) für die Speicherung der jeweils ermittelten gesonderten Adreßraumnummer (ESA) zugeordnet ist, und daß die Einträge in einem assoziativ arbeitenden Übersetzungspuffer (TLB-CAM) dieses anderen Prozessors neben dem Abschnitt für die als Kontrolleintrag dienende virtuelle Seitenadresse (VPAD) und für die ermittelte absolute Seitenadresse (APAD) jeweils einen weiteren Abschnitt für zugehörige gesonderte ermittelte Adreßraumnummer (ESA) als weiteren Kontrolleintrag aufweisen.

Circuit arrangement for translating virtual addresses (VAD) into absolute addresses (AAD) in data processing systems, the storage system of which is subdivided into a multiplicity of simultaneously addressable virtual address spaces in accordance with the ESA architecture, each of these address spaces being addressable by the content of a separate access register (ACC-REG) which in each case is permanently allocated to one of the multipurpose registers (B-REG), which can be addressed by the register field (B) of a command, and contains a pointer (ALESN/ALEN) to a relevant address list via which, during a preceding register/address conversion (ART), the pointer (STD), needed for the subsequent dynamic address conversion (DAT), for a segment table is finally found, by means of which the absolute address (AAD), needed for the storage access, is then obtained in connection with a part of the virtual address (VAD) to be translated, for separate processors (PLU, EXU), all of which can access the common storage system, characterized in that complete address translations are only executed by one of the processors (EXU), that this one processor (EXU) allocates a separate address space number (ESA) to a predetermined number (n) of virtual address spaces, and during a first address translation request by another processor (PLU), in each case determines the relevant separate address space number (ESA) and the absolute page address (APAD), that with the register address conversion (ART) in this one processor (EXU), a separate memory for temporary storage of the pointers (ALESN/ALEN) predetermined by the access registers (ACC-REG) for the individual virtual address spaces is coupled in correlation with the predetermined separate address space numbers (ESA), that in the other processors (PLU), a separate individual register (ESA-REG) for the storage of the separate address space number (ESA) determined in each case is allocated to each of the multipurpose registers (B-REG), and that the entries in a translation buffer (TLB-CAM) operating in an associative manner, of this other processor exhibit, in addition to the section for the virtual page address (VPAD) used as control entry and for the absolute page address (APAD) determined, in each case a further section for the associated separate address space number (ESA) determined as further control entry.