aktiver Zustand

Wartung aktiver Zustand

Maintenance active state

Ein Datenverarbeitungssystem nach Anspruch 3, bei dem das Erzeugungsmittel des zweiten Nachlaufsignals (91-99, 101-105) ferner umfaßt:- ein Statusregister (92), das gesetzt wird, wenn eine Operation für eine Nachinstruktion von einer Adressenberechnungsstufe in der Skalareinheit (1) freigegeben wird, das zweite Nachlaufsignal (POST-PENDING2) ausgibt, und durch ein Rücksetzsignal zurückgesetzt wird; ein Schieberegister (93-99) mit einer Vielzahl von Registern, die entsprechend einer Vielzahl von Operationsstufen für Instruktionen vorgesehen sind, die in der Skalareinheit (1) verarbeitet werden, und einer vorbestimmten Verzögerung, wo der Eingang des Schieberegisters (93-99) derselbe wie der Eingang des Statusregisters (92) ist und die Verzögerung so vorbestimmt ist, daß ein aktiver Zustand des zweiten Nachlaufsignals (POST-PENDING2) wenigstens von der Zeit an, wenn eine Nachinstruktion (POST) in dem Nachinstruktionsdetektionsmittel detektiert wird, anhält, bis ein aktives Nachlaufsignal (POST-PENDING1) als Reaktion auf dieselbe Nachinstruktion in der Skalareinheit (1) empfangen wird; und ein zweites Gattermittel (105), das alle Ausgaben von der Vielzahl von Registern in dem Schieberegister (93- 99) und das Nachlaufsignal (POST-PENDING1) von der Vektoreinheit (2) empfängt und das Rücksetzsignal an das Statusregister (92) ausgibt, bei dem das Rücksetzsignal aktiv gemacht wird, wenn keine der Eingaben des zweiten Gattermittels (105) aktiv ist.

A data processing system according to claim 3, wherein said second post pending signal generating means (91-99, 101-105) further comprises:- a status register (92) which is set when an operation for a post instruction is released from an address calculation stage in the scalar unit (1), outputs said second post pending signal (POST-PENDING2), and is reset by a reset signal; a shift register (93-99) comprising a plurality of registers which are provided corresponding to a plurality of operation stages for instructions processed in said scalar unit (1) and a predetermined delay, where the input of the shift register (93-99) is the same as the input of said status register (92), and said delay is predetermined so that an active state of said second post pending signal (POST-PENDING2) continues at least from the time a post instruction (POST) is detected in said post instruction detecting means until an active post pending signal (POST-PENDING1) responding to the same post instruction is received in the scalar unit (1); and a second gate means (105) which receives all the outputs of said plurality of registers in said shift register (93-99) and said post pending signal (POST-PENDING1) from said vector unit (2), and outputs said reset signal to said status register (92), wherein said reset signal is made active when none of the inputs of the second gate means (105) is active.