ansteigende Flanke

Die ansteigende Flanke des Blocksignals erscheint aber erst um T₁ verzögert.

However, the rising leading edge of the u3 square wave signal appears only after a time delay of T1 with respect to signal u1.

Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß zum Messen des Phasenjitters von ISDN-Datensignalen mehrstufiger Codes in einer Auswerteschaltung (25) aus den Datensignalen diejenigen Datensignale als relevante Datensignale (61) erfaßt werden, die über den durch den jeweiligen Code vorgegebenen vollen Signalhub verlaufen, und einem Phasenvergleicher (1), der die Phasendifferenz zwischen dem Datensignal (26,B,B') und dem Takthilfssignal (Th) ermiltelt, und dem Phasendemodulator (12) entsprechende Auswerte-Signale (B,B') als Datensignale (26,B,B') zugeführt werden, von einer der Auswerteschaltung (25) nachgeordneten, in dem Phasendemodulator (12) enthaltenen Steuereinheit (21) durch das Takthilfssignal (Th) der Integrator (29) gestartet und das dem Integrator (29) nachgeordnetes Abtast-Halte-Glied (31) zum Abtasten veranlaßt wird, von einem relevanten Datensignal (61) angestoßen von der Steuereinheit (21) das Abtast-Halte-Glied (31) auf Halte-Funktion und ein nachgeschaltetes weiteres Abtast-Halte-Glied (32) zur Übernahme des festgehaltenen Abtastwertes auf Halte-Funktion geschaltet wird, bevor das erste Abtast-Halte-Glied bei einem Wiederholungsstart des Integrators (29) wieder zum Abtasten veranlaßt wird und der jeweils übernommene Abtastwert am Ausgang des weiteren Abtast-Halte-Gliedes (32) als Meßwert des Phasenjitters abgenommen wird. Schaltungsanordnung zum Messen des Phasenjitters eines Datensignals bei der, ein Phasenvergleicher (1) an einem Eingang (2) mit dem Datensignal (D,26,B,B') beaufschlagt ist und mit einem weiteren Eingang (4) über einen ein Takthilfssignal (Th) abgebenden Frequenzteiler (5) an eine Torschaltung (6) angeschlossen ist, die eingangsseitig an einem vorgegebenen Taktsignal (T) liegt, wobei die Frequenz des Takthilfssignals (Th) der Frequenz des Datensignals (D,26,B,B') entspricht, an den Phasenvergleicher (1) ausgangsseitig eine Steuereinrichtung (9) angeschlossen ist, welche die ihr nachgeordnete Torschaltung (6) bei Feststellung einer eine vorgegebene Abweichung in der Phase zwischen dem Datensignal (D,26,B,B') und dem Takthilfssignal (Th) überschreitenden Abweichung in der Phase so steuert, daß durch Änderung des Takthilfssignals (Th) die Abweichung in der Phase unter die vorgegebene Abweichung absinkt, ein Phasendemodulator (12) eine mit dem Taktvergleichssignal (Tv) und dem Datensignal (D,26,B,B') beaufschlagte Steuereinheit (21) aufweist, an die ein Integrator (29) mit einem nachgeordneten Abtast-Halte-Glied (31) angeschlossen ist, wobei das Taktvergleichssignal (Tv) aus dem geänderten Takthilfssignal durch eine derartige Änderung der Phasenlage mittels Steuerung der Torschaltung (6) durch die Steuereinrichtung (9) gewonnen ist, daß bei der Phasendemodulation bei einem Phasenjitter Null die ansteigende Flanke des entsprechenden Datensignals (D,26,B,B') zeitlich in die Mitte des rampenförmigen Signals des Integrators (29) fällt, und am Ausgang des Abtast-Halte-Gliedes (31) ein dem Phasenjitter angebendes Signal auftritt. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß zum Messen des Phasenjitters von ISDN-Datensignalen mehrstufiger Codes eine Auswerteschaltung (25) vorhanden ist, die aus den Datensignalen diejenigen Datensignale als relevante Datensignale (61) erfaßt, die über den durch den jeweiligen Code vorgegebenen vollen Signalhub verlaufen, die Auswerteschaltung (25) ausgangsseitig mit dem einen Eingang (2) des Phasenvergleichers (1) und mit einem Eingang einer in dem Phasendemodulator (12) eingangsseitig vorgesehenen Steuereinheit (21) verbunden ist, von der auf das Takthilfssignal (Th) hin der Integrator (29) gestartet und das dem Integrator (29) nachgeordnete Abtast-Halte-Glied (31) zum Abtasten veranlaßt wird und von der auf ein relevantes Datensignal (61) hin das Abtast-Halte-Glied (31) auf Halte-Funktion und ein nachgeschaltetes weiteres Abtast-Halte-Glied (32) zur Übernahme des festgehaltenen Abtastwertes auf Halte-Funktion geschaltet wird, bevor das eine Abtast-Halteglied bei einem Wiederholungsstart des Integrators (29) wieder zum Abtasten veranlaßt wird, und am Ausgang des weiteren Abtast-Halte-Gliedes (32) der Meßwert des jeweiligen Phasenjitters auftritt.

The process of one of the preceding claims wherein for measuring phase jitter of ISDN data signals having multi-stage codes, an evaluation circuit (25) determines those data signals of the plurality of data signals as relevant data signals (61) which pass the full signal level swing given by the respective code, and a phase comparator (1), which determines the phase difference between said data signal (26, B, B') and said auxiliary clock signal (Th), and said phase demodulator (12) receive corresponding evaluation signals (B, B') as data signals (26, B, B'). said integrator (29) is started by said auxiliary clock signal (Th) from a control unit (21) connected after said evaluation circuit (25) and contained in said phase demodulator (12), and said sample-and-hold member (31) connected after said integrator (29) is caused to start sampling, by a relevant data signal (61) initiated by the control unit (21) said sample-and-hold member (31) is switched to its holding function, and a post-connected further sample-and-hold member (32) for taking over the held sample is switched to its holding function, before said first sample-and-hold member is caused to start sampling again upon a repeated start of said integrator (29), and the sample which has been taken over in each case is output by said further sample-and-hold member (32) as the measured phase jitter value. A circuitry for measuring phase jitter of a data signal wherein one input (2) of a phase comparator (1) receives said data signal (D, 26, B, B'), and a further input (4) thereof is connected to a gate circuit (6) via a frequency divider (5) outputting an auxiliary clock signal (Th), the input of said gate circuit (6) receiving a predetermined clock signal (T), with the frequency of said auxiliary clock signal (Th) corresponding to the frequency of said data signal (D, 26, B, B'), the output of said phase comparator (1) is connected to a control unit (9) which - upon detection of a phase deviation between said data signal (D, 26, B, B') and said auxiliary clock signal (Th) which exceeds a predetermined deviation value - controls said gate circuit (6) connected thereafter in such a manner that a phase demodulator (12) includes a control unit (21) which receives said comparative clock signal (Tv) and said data signal (D, 26, B, B'), with an integrator (29), followed by a sample-and-hold member (31), being connected to said control unit (21), said comparative clock signal (Tv) having been obtained from said changed auxiliary clock signal by changing the phase position by controlling said gate circuit (6) via said control unit (9) such that during phase demodulation, the occurrence in time of the rising edge of the corresponding data signal (D, 26, B, B') falls into the centre of the ramp signal of the integrator (29), if there is zero phase jitter, and a signal indicating the phase jitter is output by said sample-and-hold member (31). The circuitry of claim 5 wherein for measuring the phase jitter of ISDN data signals having multi-stage codes, an evaluation circuit (25) is provided which determines those data signals of the plurality of data signals as relevant data signals (61) which pass the entire signal level swing as defined by the respective code, the output of said evaluation circuit (25) is connected to the one input (2) of said phase comparator (1) and to one input of said control unit (21) provided at the input of the phase demodulator (12), said control unit (21) - in response to said auxiliary clock signal (Th) - starting said integrator (29) causing said sample-and-hold member (31) post-connected to said integrator (29) to sample and - in response to a relevant data signal (61) - causing said sample-and-hold member (31) to switch to its holding function, and a post-connected further sample-and-hold member (32) for taking over the held sample to switch to its holding function before the one sample-and-hold member is caused to sample again in response to a repeated start of said integrator (29), and the respective measured phase jitter value is output by said further sample-and-hold member (32).

Halbleiterspeichervorrichtung, umfassend: eine Befehlsempfängerschaltung (10) zum Empfangen eines Befehlssignals (CMD) synchron mit einer von einer ansteigenden Flanke und einer abfallenden Flanke eines Taktsignals (CLK1, CLK2); eine Dateneingabe/ausgabeschaltung (24) zum Starten einer Ausgabe von Lesedaten und einer Eingabe von Schreibdaten synchron mit einer der ansteigenden Flanke und der abfallenden Flanke des Taktsignals (CLK1, CLK2); eine Zeitablaufsteuerschaltung (14, 16, 26, 28, 32, 34) zum Einstellen eines Zeitablaufs zum Start der Ausgabe der Lesedaten und eines Zeitablaufs zum Start der Eingabe der Schreibdaten durch die Dateneingabe/ausgabeschaltung (24) an jeweils einer der ansteigenden Flanke und der abfallenden Flanke des Taktsignal (CLK1, CLK2), als Reaktion auf die Flanke des Taktsignals (CLK1, CLK2), mit dem das Befehlssignal von dem Befehlsempfängerschaltung (10) synchron empfangen wird; und ein Speicherzellenarray; wobei die Zeitablaufsteuerschaltung umfasst: einen ersten Taktgenerator (14) zum Generieren eines ersten Taktsignals (CLK1) synchron mit der ansteigende Flanke des Taktsignals; einen zweiten Taktgenerator (16) zum Generieren eines zweiten Taktsignals (CLK2) synchron mit der abfallenden Flanke des Taktsignals; dadurch gekennzeichnet, dass die Zeitablaufsteuerschaltung ferner umfasst: eine Speichersteuerschaltung (26, 28) zum Starten des Lesebetriebs und des Schreibbetriebs aus/in das Speicherzellenarray synchron mit jeweils einem des ersten Taktsignals (CLK1) und des zweiten Taktsignals (CLK2); und eine Taktauswahlschaltung (32, 34) zum Ausgeben eines des ersten Taktsignals (CLK1) und des zweiten Taktsignals (CLK2) an die Speichersteuerschaltung, als Reaktion auf die Flanke des Taktsignals, mit dem das Befehlssignal von der Befehlsempfängerschaltung (10) synchron empfangen wird.

A semiconductor memory device comprising: a command receiver circuit (10) for receiving a command signal (CMD) in synchronization with one of a rising edge and a falling edge of a clock signal (CLK1, CLK2); a data input/output circuit (24) for starting an output of read data and an input of write data in synchronization with one of the rising edge and the falling edge of said clock signal (CLK1, CLK2); a timing control circuit (14, 16, 26, 28, 32, 34) for setting a timing to start outputting the read data and a timing to start inputting the write data by said data input/output circuit (24) at one of the rising edge and the falling edge of said clock signal (CLK1, CLK2), respectively, in response to the edge of said clock signal (CLK1, CLK2) in synchronization with which said command signal is received by said command receiver circuit (10); and a memory cell array; said timing control circuit comprises: a first clock generator (14) for generating a first clock signal (CLK1) in synchronization with the rising edge of said clock signal; a second clock generator (16) for generating a second clock signal (CLK2) in synchronization with the falling edge of said clock signal; characterised in that said timing control circuit further comprises : a memory control circuit (26, 28) for starting the read operation and the write operation from/to said memory cell array in synchronization with one of the first clock signal (CLK1) and the second clock signal (CLK2), respectively; and a clock selection circuit (32, 34) for outputting one of said first clock signal (CLK1) and said second clock signal (CLK2) to said memory control circuit, in response to the edge of said clock signal in synchronization with which said command signal is received by said command receiver circuit (10).