decodieren

kannst du dieses steuergerät decodieren

can you decode this controller

Die Antwort Gehalt nicht decodieren kann

Cannot decode the response content

das Signal decodieren

to descramble the signal

Decodieren des Barcodes EAN128

Decoding the bar code EAN128

Decodieren eine CSR und überprüfe, ob sie mit einem sicheren privaten Schlüssel erstellt wurde.

csrdecoderText

Decodieren Sie eine CSR und überprüfe, ob es mit einem sicheren privaten Schlüssel erstellt wurde.

csrdecoderText

Vorrichtung zur Befehlsbereitstellung in einem Mikroprozessor mit mehrstufiger Pipeline-Verarbeitungseinheit, deren Verarbeitung mindestens aus einer "Befehl holen"-Phase, "Befehl decodieren"-Phase und einer "Befehl ausführen"-Phase besteht, mit einem Adreßregister (1), dessen Inhalt auf einen zu verarbeitenden Befehl in einem Speicher (2) zeigt und der zu verarbeitende Befehl während der "Befehl holen"-Phase in ein zugehöriges Befehlsregister (3) geladen wird, mit einer arithmetischen Recheneinheit (7) zur Berechnung von Adressen, mit Mitteln (4) zum Inkrementieren des Inhalts des Adreßregisters (1), mit einem Multiplexer (6) zur Auswahl der berechneten oder der inkrementierten Adressen, mit mindestens einer ersten Speichereinheit (9) zur Zwischenspeicherung einer Sprungbefehlsadresse, wobei die Sprungzielbefehlsadresse bei Auftreten eines Sprungbefehls und bei Vorhandensein der entsprechenden Sprungbedingungen ermittelt wird, mit mindestens einer der ersten Speichereinheit (9) zugehörigen zweiten Speichereinheit (12) zur Speicherung des der Sprungzielbefehlsadresse zugehörigen Sprungzielbefehls, mit mindestens einem Adreßvergleicher (10), der bei Übereinstimmung der Sprungbefehlsadresse mit dem Inhalt der ersten Speichereinheit (9) und bei Vorhandensein der entsprechenden Sprungbedingungen ein Freigabesignal (11) erzeugt, dadurch gekennzeichnet, daß mindestens eine dritte Speichereinheit (5) zur Speicherung der der inkrementierten Sprungzielbefehlsadresse entsprechenden Sprungzielfolgeadresse vorgesehen ist und diese Sprungzielfolgeadresse dem Multiplexer (6) zugeführt wird, wobei das Freigabesignal (11) das Befehlsregister (3) veranlaßt, den in der zweiten Speichereinheit (12) stehenden Befehl zu laden, und den Multiplexer (6) veranlaßt, die in der dritten Speichereinheit (5) stehende Sprungzielfolgeadresse auszuwählen.

Device for providing instructions in a microprocessor with a multi-stage pipeline processing unit, the processing of which consists at least of a "search instruction" phase, "decode instruction" phase and an "execute instruction" phase, comprising an address register (1), the content of which points to an instruction, to be processed, in a memory (2) and the instruction to be processed is loaded into an associated instruction register (3) during the "search instruction" phase, comprising an arithmetic and logic unit (7) for calculating addresses, comprising means (4) for incrementing the content of the address register (1), comprising a multiplexer (6) for selecting the calculated addresses or the incremented addresses, comprising at least a first storage unit (9) for temporarily storing a jump instruction address, the jump destination instruction address being determined on account of a jump instruction and in the presence of the corresponding jump conditions, comprising at least a second storage unit (12), which belongs to the first storage unit (9), for storing the jump destination instruction belonging to the jump destination instruction address, comprising at least one address comparator (10) which, on correspondence of the jump instruction address with the contents of the first storage unit (9) and in the presence of the corresponding jump conditions, generates an enable signal (11), characterized in that at least a third storage unit (5) is provided for storing the jump destination link address corresponding to the incremented jump destination instruction address and this jump destination link address is supplied to the multiplexer (6), wherein the enable signal (11) causes the instruction register (3) to load the instruction located in the second storage unit (12) and causes the multiplexer (6) to select the jump destination link address located in the third storage unit (5).

Vorrichtung zur Befehlsbereitstellung in einem Mikroprozessor mit mehrstufiger Pipeline-Verarbeitungseinheit, deren Verarbeitung mindestens aus einer "Befehl holen"-Phase, "Befehl decodieren"-Phase und einer "Befehl ausführen"-Phase besteht, mit einem Adreßregister (1), dessen Inhalt auf einen zu verarbeitenden Befehl in einem Speicher (2) zeigt und der zu verarbeitende Befehl während der "Befehl holen"-Phase in ein zugehöriges Befehlsregister (3) geladen wird, mit einer arithmetischen Recheneinheit (7) zur Berechnung von Adressen, mit Mitteln (4) zum Inkrementieren des Inhalts des Adreßregisters (1), mit einem Multiplexer (6) zur Auswahl der berechneten oder der inkrementierten Adressen, mit mindestens einer ersten zusätzlichen Speichereinheit (15) zur Zwischenspeicherung einer Sprungbefehlsadresse wobei die Sprungzielbefehlsadresse bei Auftreten eines Sprungbefehls ermittelt wird, mit mindestens einer der ersten zusätzlichen Speichereinheit (15) zugehörigen zweiten Speichereinheit (12) zur Speicherung des der Sprungzielbefehlsadresse zugehörigen Sprungzielbefehls mit mindestens einem zusätzlichen Adreßvergleicher (16) der bei Übereinstimmung der Sprungbefehlsadresse mit dem Inhalt der ersten zusätzlichen Speichereinheit (15) ein zusätzliches Freigabesignal (17) erzeugt, dadurch gekennzeichnet, daß mindestens eine dritte Speichereinheit (5) zur Speicherung der der inkrementierten Sprungzielbefehlsadresse entsprechenden Sprungzielfolgeadresse vorgesehen ist und diese Sprungzielfolgeadresse dem Multiplexer (6) zugeführt wird, wobei das zusätzliche Freigabesignal (17) das Befehlsregister (3) veranlaßt, den in der zweiten Speichereinheit (12) stehenden Befehl zu laden, und den Multiplexer (6) veranlaßt, die in der dritten Speichereinheit (5) stehende Sprungzielfolgeadresse auszuwählen.

Device for providing instructions in a microprocessor with a multi-stage pipeline processing unit, the processing of which consists at least of a "search instruction" phase, "decode instruction" phase and an "execute instruction" phase, comprising an address register (1), the content of which points to an instruction, to be processed, in a memory (2) and the instruction to be processed is loaded into an associated instruction register (3) during the "search instruction" phase, comprising an arithmetic and logic unit (7) for calculating addresses, comprising means (4) for incrementing the contents of the address register (1), comprising a multiplexer (6) for selecting the calculated addresses or the incremented addresses, comprising at least a first additional storage unit (15) for temporarily storing a jump instruction address, the jump destination instruction address being determined on account of a jump instruction, comprising at least a second storage unit (12), which belongs to the first additional storage unit (15), for storing the jump destination instruction belonging to the jump destination instruction address, comprising at least an additional address comparator (16), which, on correspondence of the jump instruction address with the contents of the first additional storage unit (15), generates an additional enable signal (17), characterized in that at least a third storage unit (5) is provided for storing the jump destination link address corresponding to the incremented jump destination instruction address and this jump destination link address is supplied to the multiplexer (6), wherein the additional enable signal (17) causes the instruction register (3) to load the instruction located in the second storage unit (12) and causes the multiplexer (6) to select the jump destination link address located in the third storage unit (5).