leitfähiges Material

weitere anforderungen zu leitfähiges Material habe ich dir ebenfalls mit angegeben

additional requirements for conductive material, I have also given thee with

Kennzeichnung für leitfähiges/nicht leitfähiges Material ist nicht implementiert

Labeling for conductive / non-conductive material is not implemented

leitfähiges Material

conductive material

Elektrisch leitfähiges Material

Electrically conductive material

Verfahren zur Bildung wenigstens eines Bipolartransistors sowie zweier komplementärer MOS-Feldeffekttransistoren in einem gemeinsamen Halbleiterkörper mit folgenden Schritten: Bereitstellen eines Halbleiterkörpers (10, 12, 14), der ein erstes, ein zweites und ein drittes elektrisch isoliertes Bauelementgebiet (14A, 14B, 14C) beinhaltet, wobei das erste und das zweite Bauelementgebiet benachbart zueinander und von entgegengesetzten Leitfähigkeitstypen und das erste und das dritte Bauelementgebiet vom gleichen Leitfähigkeitstyp sind; Erzeugen eines ersten, eines zweiten und eines dritten Stiftes (48, 50, 52) über dem ersten, dem zweiten beziehungsweise dem dritten Bauelementgebiet derart, daß der erste und der zweite Stift das erste und das zweite Bauelementgebiet halbieren, wobei der erste, der zweite und der dritte Stift ein zwischen zwei Isolationsschichten (34, 38/40) geschichtetes, leitfähiges Material (36) enthalten; Verwenden des ersten, des zweiten und des dritten Stiftes als Masken zur Bildung eines ersten, eines zweiten und eines dritten dotierten Gebietes (54, 54B, 56A, 56B, 58), die an gegenüberliegende Seiten des ersten, des zweiten beziehungsweise des dritten Stiftes jeweils in dem ersten, dem zweiten beziehungsweise dem dritten Bauelementgebiet angrenzen, wobei das erste, das zweite und das dritte dotierte Gebiet jeweils vom entgegengesetzten Leitfähigkeitstyp ist wie sein zugehöriges Bauelementgebiet; Erzeugen einer ersten, einer zweiten und einer dritten isolierenden Seitenwand an dem ersten, dem zweiten beziehungsweise dem dritten Stift (62A, 62C, 62E); Bilden einer Schicht (64, 64A) aus leitfähigem Material im wesentlichen konform über dem Halbleiterkörper, den Stiften und den Seitenwänden in einer Dicke, die wenigstens gleich der Höhe der Seitenwände ist; Planarisieren der resultierenden Struktur durch chemischmechanisches Polieren auf eine Höhe, die etwa gleich oder geringfügig geringer als die Höhe der Seitenwände ist; und Strukturieren der planarisierten Schicht aus leitfähigem Material, um dadurch voneinander beabstandete erste und zweite Kontakte, die in dem ersten beziehungsweise dem zweiten Bauelementgebiet jeweils über dem ersten beziehungsweise dem zweiten dotierten Gebiet liegen, sowie einen störstellenleitenden Basiskontakt zu bilden, der über dem dritten Bauelementgebiet liegt; wobei es des weiteren folgende Schritte beinhaltet: Tempern des Halbleitermaterialkörpers, um Dotierstoffe aus der Schicht aus leitfähigem Material und aus den Source- sowie Drain-Gebieten (54A, 54B, 56A, 56B) in das dritte dotierte Gebiet (58) einzudiffundieren, um dadurch das störstellenleitende Basisgebiet zu vervollständigen; Entfernen des dritten Stiftes (52) unter Belassen der damit verknüpften dritten Seitenwand (62E), um einen Teil des dritten Bauelementgebietes freizulegen; Benutzen der dritten Seitenwand als Maske, um durch Ausdiffusion aus einer Feststoff-Dotierstoffquelle als erstes ein eigenleitendes Basisgebiet (75) des zu demjenigen des dritten Bauelementgebiets entgegengesetzten Leitfähigkeitstyps in der Oberfläche des dritten Bauelementgebietes und als zweites ein Emittergebiet (76) des zu demjenigen des eigenleitenden Basisgebiets entgegengesetzten Leitfähigkeitstyps zu erzeugen; Bilden eines metallischen Kontaktes (80, 82) mit dem Emittergebiet; Bilden von Kontakten (96, 102) mit jeweiligem leitfähigem Material in dem ersten und dem zweiten Stift, um elektrische Kontakte mit der jeweiligen Gate-Elektrode des ersten und des zweiten Transistors mit isoliertem Gate bereitzustellen; und Vervollständigen der Kontakte zu den restlichen aktiven Gebieten des Bipolar- und der zwei komplementären MOSFET-Transistoren wie üblich.

A method of forming at least one bipolar transistor and two complementary MOS Field Effect transistors in a common semiconductor body comprising the steps of: providing a semiconductor body (10, 12, 14) including first, second and third electrically isolated device regions (14A, 14B, 14C), said first and second device regions adjacent each other and of opposite conductivity types said first and third device regions of same conductivity type; forming first, second and third studs (48, 50, 52) over said first, second and third device regions, respectively, such that said first and second studs bisect said first and second device regions; said first, second and third studs including a conductive material (36) sandwiched between two insulating layers (34, 38/40); using said first, second and third studs as masks to form first, second and third doped regions (54A, 54B, 56A, 56B, 58) adjoining opposite sides of said first, second and third studs in each of said first, second and third device regions respectively, each of said first, second and third doped regions being of opposite conductivity type to its associated device region; forming first, second, and third insulating sidewalls on said first, second and third studs (62A, 62C, 62E), respectively; forming a layer (64, 64A) of conductive material generally conformally over said semiconductor body, said studs and said sidewalls to a thickness at least equal to the height of said sidewalls; planarizing by chemically-mechanically polishing the resulting structure to a height generally equal to or slightly less than the height of said sidewalls; and patterning the planarized layer of conductive material, thereby to form spaced apart first and second contacts overlying said first and second doped regions in each of said first and second device regions, respectively, and an extrinsic base contact overlying said third device region; further including the steps of annealing said body of semiconductor material to drive dopant from said layer of conductive material into said third doped region (58) thereby to complete the extrinsic base region, and from source and drain regions (54A, 54B, 56A, 56B) removing said third stud (52) while leaving the third sidewall (62E) associated therewith to expose a portion of said third device region; using said third sidewall as a mask to form, by out-diffusion from a solid dopant source, firstly an intrinsic base region (75) of opposite conductivity type to said third device region in the surface of said third device region, and secondly an emitter region (76) of opposite conductivity type to said intrinsic base region; forming a metallic contact (80, 82) with said emitter region; forming contacts (96, 102) with respective conductive material in said first and second studs to provide electrical contacts with respective gate electrodes of said first and second insulated gate transistors; and completing the contacts to the remaining active regions of the said bipolar and two complementary MOSFET transistors as standard.

Thermoelektrische Festkörperanordnung nach Anspruch 1, dadurch gekennzeichnet, dass jedes Element zumindest von dem einen Paar Walzelemente mit der Schicht (13) aus Polymermaterial gebildet ist und auf jeder Fläche davon eine Schicht (10,15) leitfähiges Material aufgebracht ist.

Thermoelectric device according to claim 1, characterised in that each element of the at least one pair of laminated elements is formed of layer (13) made of polymeric material and on each face thereof a layer (10,15) of conductive material.