Coprozessor

Der Kunde hat eine Ethernet TC/IP-Verbindung über einen Coprozessor.

The customer has an Ethernet TC / IP connection via a coprocessor.

Der Coprozessor ist über eine Interfaceeinheit mit dem Rechner verbunden.

The coprocessor is connected to the computer via an interface unit.

Wieder kann der Coprozessor CP ein erstes Zwischenergebnis ermitteln.

Coprocessor CP again may ascertain a first intermediate result.

Zentrales CPU-Coprozessorsystem, umfassend: einen Hauptspeicher (6), umfassend adressierbare Speicherplätze, die Daten und Befehle enthalten, wobei die Befehle eine Vielzahl von Feldern einschließlich eines Operationscodefeldes enthalten, in denen eine auszuführende Operation, wie zum Beispiel eine Ladeoperation, eine Speicheroperation oder eine arithmetische Gleitkommaoperation, festgelegt wurde, sowie mindestens zwei Registerbestimmungsfelder, wobei ein jedes solches Registerbestimmungsfeld ein Registerkennzeichen enthält, das für eines von n steht, wobei n ein ganzzahliges strukturiertes Register zum Empfang von Daten gemäß dem Operationsfeld ist; eine Zentralverarbeitungseinheit (2), die Adresseninformationen an die adressierbaren Adressenplätze des Hauptspeichers zum Empfang von Befehlen und Daten sowie ein Synchronisationssignal für einen Coprozessor liefert. einen Coprozessor (4), umfassend: eine Steuereinheit (18) zum Empfang des Synchronisationssignals aus der Zentralverarbeitungseinheit sowie von Befehlen aus dem Hauptspeicher; einen Registerblock (24), bestehend aus m, wobei m eine ganze Zahl und m > n ist, physischen Registern zum Empfang von Daten aus dem Hauptspeicher gemäß den Befehlen, und Adressen aus der Steuereinheit; eine arithmetische Gleitkommaeinheit (22) zum Empfang von Daten aus dem Registerblock und dem Hauptspeicher gemäß den Befehlen und zum Empfang von Steuerinformationen aus der Steuereinheit; eine Registerumbenennungseinrichtung (20) zum Empfang der strukturierten Registerkennzeichen von Befehlen aus der Steuereinheit und zur Lieferung physischer Registerkennzeichen anstelle der strukturierten Registerkennzeichen, wobei die Registerumbenennungseinrichtung dadurch gekennzeichnet ist, daß sie folgendes umfaßt: eine Übersichtstabelle (MT) mit n Plätzen, die die strukturierten Register anzeigen, wobei jede Eingabe in die n Plätze die Anzahl der verschiedenen Register der m physischen Registerkennzeichen in dem Registerbestimmungsfeld durch das physische Registeranzahlkennzeichen im entsprechenden Platz in der Übersichtstabelle ersetzt wird, bevor der zugehörige Befehl ausgeführt wird; eine freie Liste (FREE LIST) der Kennzeichen eines der physischen Register in dem Registerblock, die gegenwärtig nicht den strukturierten Registerplätzen in der Übersichtstabelle zugeordnet sind und für eine zukünftige Zuordnung der Übersichtstabelle zur Verfügung stehen; eine Rückkehrwarteliste mit anstehendem Ziel (PTQR), die aus der Übersichtstabelle physische Registerkennzeichen von bestimmten physischen Registern in dem Registerblock aufnimmt, die von der arithmetischen Gleitkommaeinheit genutzt werden, wobei die Rückkehrwarteliste mit anstehendem Ziel zeitweilig die physischen Registerkennzeichen speichert, bevor sie diese nach der Ausführung ihrer zugehörigen Befehle in die freie Liste der physischen Register eingibt; und eine Speicherwarteliste (STQ), in der ein physisches Registerkennzeichen eines Speichers für ein Register gespeichert ist, das in der Übersichtstabelle bezeichnet ist, wobei das physische Registerkennzeichen bei Beendigung des Speicherns für die freie Liste zur Verfügung gestellt wird.

A central processor-coprocessor system comprising: a main memory (6) comprising addressable locations containing data and instructions, said instructions including a plurality of fields including an operation code field specifying an operation to be performed such as a load operation or a store operation or a floating point arithmetic operation, and at least two register designation fields, each such register designation field including a register tag indicative of one of n, where n is an integer, architected registers for receiving data according to said operational code field; a central processor (2) which provides address information to the addressable address locations of said main memory for receiving instructions and data, and also providing a synchronization signal for a coprocessor; a coprocessor (4) comprising: a control unit (18) for receiving said synchronization signal from said central processor unit and instructions from said main memory; a register file (24) comprised of m, where m is an integer, and m>n, physical registers for receiving data from main memory according to said instructions, and addresses from said control unit; a floating point arithmetic unit (22) for receiving data from said register file and said main memory in accordance with said instructions and receiving control information from said control unit; register renaming means (20) for receiving the architected register tags of instructions from said control unit, and providing physical register tags in place of said architected register tags to said control unit, said register renaming means characterized by comprising: a map table (MT) having n locations indicative of said n architected registers, with each entry in said n locations containing the number of different ones of said m physical registers in said register file, with the architected register tag in said register designation field being replaced by the physical register number tag in the corresponding location in said map table prior to the associated instruction being executed; a free list (FREE LST) of the tags of the ones of said physical registers in said register file which are currently not assigned to architected register locations in said map table, and which are available for future assignment to said map table; a pending target return queue (PTRQ) which receives physical register tags from said map table of certain ones of said physical registers in said register file which are being utilized by said floating point arithmetic unit, with said pending target return queue temporarily storing said physical register tags prior to entering them in said free list of physical registers following the execution of their associated instructions; and a store queue (STQ) which has a physical register tag stored therein of a store to a register designated in said map table, with the physical register tag being made available to said free list upon completion of the store.

Programmierbare Coprozessor-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Steuerblock mehrere Registerblöcke enthält mit jeweils einer Anzahl an Registern gleich der Anzahl an Filtern, die multiplexiert sein können, um die Charakteristiken jedes Filters und die laufenden Adressen im Speicher zu speichern.

A programmable co-processor circuit as claimed in claim 1, characterized in that the control unit comprises a plurality of register units which each comprise a number of registers equal to the number of filters that can be multiplexed, for storing characteristics of each filter and current memory addresses.

PIPELINE-COPROZESSOR

PIPELINE COPROCESSOR

Kryptographieprozessor nach Anspruch 1, der ferner folgendes Merkmal aufweist: eine Einrichtung zum Abschalten von einem Coprozessor, falls von der zentralen Verarbeitungseinrichtung bestimmt wird, dass für den einen Coprozessor keine Teiloperationen vorhanden sind, um den Stromverbrauch des Kryptographieprozessors zu verringern.

The cryptographic processor according to claim 1, further comprising: means for deactivating a coprocessor if the central processing unit determines that there are no partial operations present for said coprocessor, in order to reduce the power consumption of the cryptographic processor.

Kryptographieprozessor nach einem der vorhergehenden Ansprüche, bei dem jeder Coprozessor angeordnet ist, um binäre Zahlen mit zumindest 160 Stellen und bevorzugterweise zumindest 1024 oder 2048 Stellen zu verarbeiten.

The cryptographic processor according to one of the preceding claims, wherein each coprocessor is arranged to process binary numbers having at least 160 positions and preferably at least 1024 or 2048 positions.