Inkrementierer

Mikroprozessor, mit einem CPU-Datenbus (10) mit niedrigeren n-Bit-Datenleitungen (0-7) und höheren n-Bit-Datenleitungen (8-15) zum Senden von Daten (Schreib- oder Lesedaten) und Adresseninformationen, die aus einem ersten Bit (D?) mit einem ersten und einem zweiten Signalpegel sowie aus Adressenspezifizierungsdaten (D?-D??) bestehen, wobei erste Daten aus 2n Bits und zweite Daten aus n Bits bestehen, einem Adressenregister (20) zum Speichern sämtlicher Bits der Adresseninformationen auf dem Datenbus (10) als Antwort auf einen ersten Pegel eines Adressenspeicherungssignals (21), das den ersten und den zweiten Signalpegel besitzt, einer ersten Logikschaltung (40) zum Empfangen eines Wort/Byte-Schaltsignals (91), das die Anzahl der Bits der Schreibdaten oder der Lesedaten der ersten bzw. der zweiten Daten angibt, und zum Empfangen des im Adressenregister (20) gespeicherten ersten Bits (D?) sowie zum Ausgeben eines Inkrementierungssignals, wenn das Wort/Byte-Schaltsignal (91) einen die ersten Daten angebenden Pegel besitzt und das erste Bit (D?) den zweiten Pegel besitzt, einem Inkrementierer (30) zum Empfangen der Adressenspezifizierungsdaten (D?-D??; A?-A??) und zum Inkrementieren der Adressenspezifizierungsdaten (D??D??) als Antwort auf das Inkrementierungssignal, einer ersten Datenspeicherschaltung (70) zum Bilden eines ersten Byte-Abschnitts eines Wortdatenspeichers und zum Empfangen der vom Inkrementierer (30) empfangenen zweiten Adressenspezifizierungsdaten (A0-A14; D1-D15) und zum Speichern eines ersten Byte-Teils der ersten Daten oder sämtlicher zweiter Daten an einer durch die zweiten Adressenspezifizierungsdaten spezifizierten Adresse, einer zweiten Datenspeicherschaltung (80) zum Bilden eines restlichen Byte-Abschnitts des Wortdatenspeichers und zum Empfangen der vom Adressenregister (20) empfangenen Adressenspezifizierungsdaten (A?-A??; D??D??) sowie zum Speichern eines restlichen Byte-Teils der ersten Daten oder sämtlicher zweiter Daten an einer durch die Adressenspezifizierungsdaten spezifizierten Adresse, einer zweiten Logikschaltung (25, 50, 60, 71; 81) zum Empfangen eines Schreibsignals (92), des ersten Bits (D?) und des Wort/Byte-Schaltsignals (91), wobei die erste und die zweite Speicherschaltung (70, 80) aktiviert und mit den Adressenspezifizierungsdaten (D?-D??; A?-A??) versorgt werden, wenn das erste Wort/Byte-Signal (91) einen die ersten Daten angebenden Pegel besitzt, das erste Byte (D?) den ersten Pegel besitzt und das Schreibsignal (92) aktiv ist, die erste und die zweite Speicherschaltung (70, 80) aktiviert werden, die zweite Speicherschaltung (80) mit den Adressenspezifizierungsdaten (D?-D??; A?-A??) versorgt wird und die erste Speicherschaltung (70) mit inkrementierten Adressenspezifizierungsdaten (D??D??; A?-A??) versorgt wird, wenn das Wort/Byte-Schaltsignal (91) einen die ersten Daten angebenden Pegel besitzt, das erste Bit (D?) den zweiten Pegel besitzt und das Schreibsignal (92) aktiv ist, die erste Speicherschaltung (70) aktiviert und mit den Adressenspezifizierungsdaten (D?-D??; A?-A??) versorgt wird, wenn das Wort/Byte-Schaltsignal (91) einen die zweiten Daten angebenden Pegel besitzt, das erste Bit (D?) den ersten Pegel besitzt und das Schreibsignal aktiv ist, die zweite Speicherschaltung (80) aktiviert und mit den Adressenspezifizierungsdaten (D?-D??; A?-A??) versorgt wird, wenn das Wort/Byte-Schaltsignal (91) einen Pegel besitzt, der die zweiten Daten angibt, das erste Bit (D?) den zweiten Pegel besitzt und das Schreibsignal (92) aktiv ist, einer Dateneingabe-Steuerschaltung (400) zum wahlweisen Senden der ersten oder der zweiten Daten auf den niedrigeren oder höheren Bit-Datenleitungen an die erste und an die zweite Datenspeicherschaltung (70, 80) als Antwort auf den Signalpegel des ersten Bits (D?), wobei die Dateneingabe-Steuerschaltung (400) das Schreiben von Daten in die erste und in die zweite Datenspeicherschaltung (70, 80) als Antwort auf das von der zweiten Logikschaltung erzeugte Ergebnis freigibt, einer Datenausgabe-Steuerschaltung (500) zum wahlweisen Liefern von Daten von der ersten und von der zweiten Datenspeicherschaltung (70, 80) auf die niedrigeren und höheren Bit-Datenleitungen als Antwort auf den Signalpegel des ersten Bits (D?) und auf die Aktivierung eines Lesesignals (93), wobei die Datenausgabe-Steuerschaltung (500) die Lieferung von Daten von der ersten und von der zweiten Datenspeicherschaltung (70, 80) freigibt, wenn das Lesesignal aktiv ist, wobei der erste Pegel des Adressenspeicherungssignals (21) um wenigstens eine Taktperiode vor dem ersten Pegel des Schreibsignals (92) oder dem ersten Pegel des Lesesignals (93) gesendet wird, dadurch gekennzeichnet, daß der Mikroprozessor ferner enthält: eine Schreibsignalleitung zum Übertragen eines Schreibsignals (92), das einen ersten und einen zweiten Signalpegel besitzt, wobei der erste Signalpegel des Schreibsignals (92) dem aktiven Schreibsignal (92) entspricht, und eine Lesesignalleitung zum Übertragen eines Lesesignals (93) mit einem ersten und einem zweiten Signalpegel, wobei der erste Signalpegel des Lesesignals (93) dem aktiven Lesesignal (93) entspricht, wobei die Schreib- und Lesesignale (92, 93) ihren zweiten Pegel besitzen, wenn das Adressenspeicherungssignal (21) seinen ersten Pegel besitzt, wobei die Dateneingabe-Steuerschaltung (400) und die Datenausgabe-Steuerschaltung (500) gesperrt sind, und der erste Pegel des Adressenspeicherungssignals (21), der erste Pegel des Schreibsignals (92) und der erste Pegel des Lesesignals (93) nacheinander entsprechend einer ersten, einer zweiten bzw. einer dritten Taktperiode gesendet werden.

A microprocessor comprising a CPU-data bus (10) having lower n-bit data lines (0-7) and higher n-bit data lines (8-15) for transmitting data (writing or reading data) and an address information consisting of a first bit (D?) having a first and second signal level and address specifying data (D?-D??), wherein first data consist of 2n-bits and second data consist of n-bits, an address register (20) for storing all bits of said address information on said data bus (10) in response to a first level of an address latching signal (21) having said first and second signal level, a first logical circuit (40) for receiving a word/byte switching signal (91) which indicates the number of bits of writing data or reading data of said first or second data, respectively, and for receiving said firt bit (D?) stored in said address register (20), and outputting an incrementing signal when said word/byte switching signal (91) has a level indicating said first data and said first bit (D?) has said second level, an incrementer (30) receiving said address specifying data (D?-D??; A?-A??) and incrementing said address specifying data (D?-D??) in response to said incrementing signal, a first data memory circuit (70) forming a first byte-portion of a word data memory and receiving said second address specifying data (A?-A??; D?-D??) received from said incrementer (30) and storing a first byte part of said first data or all of said second data at an address specified by said second address specifying data, a second data memory circuit (80) forming a remaining byte-portion of said word data memory and receiving said address specifying data (A?-A??; D?-D??) received from said address register (20) and storing a remaining byte part of said first data or all of said second data at an address specified by said address specifying data, a second logical circuit (25, 50, 60, 71; 81) for receiving a writing signal (92), said first bit (D?) and said word/byte switching signal (91), wherein said first and second memory circuits (70, 80) being activated and being supplied with said address specifying data (D?-D??; A?-A??) when said word/byte switching signal (91) has a level indicating said first data, said first bit (D?) has said first level and the writing signal (92) is activated, said first and second memory circuits (70, 80) being activated and said second memory circuit (80) being supplied with said address specifying data (D?-D??; A?-A??), said first memory circuit (70) being supplied with incremented address specifying data (D?-D??; A?-A??) when said word/byte switching signal (91) has a level indicating said first data, said first bit (D?) has said second level and the writing signal (92) is activated, said first memory circuit (70) being activated and being supplied with said address specifying data (D?-D??; A?-A??) when said word/byte switching signal (91) has a level indicating said second data, said first bit (D?) has said first level, and the writing signal (92) is activated, said second memory circuit (80) being activated and being supplied with said address specifying data (D?-D??; A?-A??) when said word/byte switching signal (91) has a level indicating said second data, said first bit (D?) has said second level and the writing signal (92) is activated, a data input control circuit (400) for selectively transmitting said first or said second data on said lower and higher bit data lines to said first and second data memory circuits (70, 80) in response to the signal level of said first bit (D?), wherein said data input control circuit (400) enables to write data into said first and second data memory circuits (70, 80) in response to the result produced by the second logical circuit, a data output control circuit (500) for selectively supplying data from said first and second data memory circuit (70, 80) to said lower and said higher bit data lines in response to the signal level of said first bit (D?) and the activating of a reading signal (93), wherein said data output control circuit (500) enables to supply data from said first and second data memory circuits (70, 80) when said reading signal (93) is activated, wherein said first level of said address latching signal (21) is transmitted at least one clock period before said first level of said writing signal (92) or said first level of said reading signal (93), characterized in that the microprocessor further comprises a writing signal line for transferring a writing signal (92) having a first and second signal level, wherein the first signal level of the writing signal (92) corresponds to the activated writing signal (92), and a reading signal line for transferring a reading signal (93) having a first and second signal level, wherein the first signal level of the reading signal (93) corresponds to the activated reading signal (93) wherein said writing and reading signals (92, 93) have their second level when said address latching signal (21) has its first level, whereby said data input control circuit (400) and said data output control circuit (500) are disabled, and said first level of said address latching signal (21), said first level of said writing signal (92) and said first level of said reading signal (93) are sequentially transmitted in correspondence to a first, second and third clock period, respectively.