Multiplikand

Sobald alle Multiplikatorstellen abgearbeitet sind, ist der Multiplikand C uninteressant.

As soon as all multiplier digits have been processed the multiplicand C is not interesting any more.

Signalprozessor, welcher aufweist: eine Anzahl von Registern, die dafür eingerichtet sind, Daten zu speichern, wobei mindestens ein erstes der Register mehrere Positionen aufweist, und die Multiplikations-Akkumulations-Einheit nach einem der Ansprüche 1 bis 5, wobei der Addend in das erste der Register eingegeben ist, der Multiplikand in ein zweites der Register eingegeben ist und der Multiplikator in ein drittes der Register eingegeben ist.

A signal processor comprising: a number of registers adapted to store data at least a first one of said registors having a plurality of positions; and the multiply-accumulate unit according to any one of claims 1 to 5: wherein the addend is placed in said first one of said registers, the multiplicand is placed in a second one of said registers, and the multiplier is placed in a third one of said registers.

Logikschaltung (1) zur parallelen Multiplikation, die eine erste und eine zweite Folge (X, Y) von n logischen Signalen empfängt, die für zwei binäre Datenwerte, nämlich einen Multiplikand und einen Multiplikator, repräsentativ sind, die mit n Bits kodiert sind, wobei n eine ganze Zahl ist, und die eine Folge von 2 * n logischen Ausgangssignalen (P) erzeugt, die für einen binären Ausgangs-Datenwert repräsentativ sind, der mit 2 * n Bits kodiert ist, wobei die Schaltung aufweist eine Schaltung (2), die logische Auswahlsignale (CX1 bis CX8, C2X1 bis C2X8, SGN1 bis SGN8) ausgehend von der zweiten Folge von Signalen (Y) erzeugt, einen Generator (3) von Teilprodukten, der Folgen von logischen Zwischensignalen (P"0 bis P"8) durch Kombination der ersten Folge von Signalen (X) und der Auswahlsignale (CX1 bis CX8, C2X1 bis C2X8, SGN1 bis SGN8) erzeugt, eine Rechen- und Formatierschaltung (4), die die Folgen von Zwischensignalen (P"0 bis P"8) empfängt und die Folge von Ausgangssignalen (P) erzeugt, und Additionsschaltungen (11 bis 18) aufweist, die Folgen von Eingangssignalen (P(3), P"1 bis P"8, PW1 bis PW14) empfangen und Folgen von Ausgangssignalen (PW1 bis PW12) erzeugen, wobei die Additionsschaltungen (11 bis 18) aus parallelgeschalteten elementaren Addierern (110 bis 128) mit mehreren Eingängen bestehen, wobei die Additionsschaltungen (11 bis 13) eine Struktur vom Typ eines Wallace-Baums bilden, dadurch gekennzeichnet, daß die Rechen- und Formatierschaltung (4) aufweist: eine Inkrementierschaltung (10), die eine der Folgen der Eingangssignale (P 0) durch vorweggenommene Addition eines Rundungs-Bits verändert, um eine Übertrags-Fortpflanzung zu begrenzen, wobei das Rundungs-Bit in Abhängigkeit von Steuersignalen (TCX, TCY, I, RND) positioniert ist, die für die Formate der ersten und der zweiten Folge (X und Y) und der Folge von logischen Ausgangssignalen (P) repräsentativ sind.

Parallel multiplication logic circuit (1) receiving first and second series (X, Y) of n logic signals, representing two binary data items, a multiplicand and a multiplier, coded in n bits, n being an integer number, and producing a series of 2 * n logic output signals (P) representing an output binary data item coded in 2 * n bits, comprising a circuit (2) producing logic selection signals (CX1 to CX8, C2X1 to C2X8, SGN1 to SGN8) from the second series of signals (Y), a partial product generator (3) producing series of intermediate logic signals (P"0 to P"8) by combining the first series of signals (X) and selection signals (CX1 to CX8, C2X1 to C2X8, SGN1 to SGN8), a calculation and formatting circuit (4) receiving the series of intermediate signals (P"0 to P"8) and producing the series of output signals (P), and comprising addition circuits (11 to 18) receiving series of input signals (P(3), P"1 to P"8, PW1 to PW14) and producing series of output signals (PW1 to PW12), the addition circuits (11 to 18) being composed of elementary adders (110 to 128) with several inputs connected in parallel, the addition circuits (11 to 13) forming a structure of the Wallace tree type; characterised in that the calculation and formatting circuit (4) includes: an incrementation circuit (10) modifying one of the series of input signals (P 0) by the anticipated addition of a rounding bit, in order to limit a carry propagation, the rounding bit being positioned according to control signals (TCX, TXY, I, RND) representing the formats of the first and second series (X and Y) and of the series of logic output signals (P).