Multiprozessorsystem

Verfahren zur Steuerung einer Arithmetikpipeline-Konfiguration in einem Multiprozessorsystem mit mehreren Arithmetikprozessoren (50, 51, 52, 53), deren jeder mehrere Arithmetikpipelines aufweist, wobei das Multiprozessorsystem ferner einen Arbeitsspeicher (2) und eine Systemsteuereinheit (1) zum Steuern der Datenübertragung zwischen den mehreren Arithmetikprozessoren und dem Arbeitsspeicher sowie eine Systemkonfiguration aufweist, wobei die Systemsteuereinheit mit einer gemeinsamen Konfigurationsinformations-Speichereinrichtung (11) zum Abspeichern einer allen Arithmetikprozessoren gemeinsamen Arithmetikpipeline-Konfigurationsinformation ausgestattet ist, und wobei jeder Arithmetikprozessor eine individuelle Konfigurationsinformations-Speichereinrichtung (65) zum Abspeichern einer Arithmetikpipeline-Konfigurationsinformation des entsprechenden Arithmetikprozessors aufweist, wobei ein gegebener Arithmetikprozessor seine eigene Arithmetikpipeline-Konfiguration entsprechend der in der gemeinsamen Konfigurationsinformations-Speichereinrichtung (11) gespeicherten Arithmetikpipeline-Konfigurationsinformation steuert, wenn der gegebene Arithmetikprozessor mit dem in Betrieb befindlichen System logisch verbunden ist, und wobei der gegebene Arithmetikprozessor seine eigene Arithmetikpipeline-Konfiguration entsprechend der in seiner eigenen, individuellen Konfigurationsinformations-Speichereinrichtung (65) gespeicherten Arithmetikpipeline-Konfigurationsinformation steuert, wenn der gegebene Prozessor von dem in Betrieb befindlichen System logisch abgetrennt ist.

A method of controlling an arithmetic pipeline configuration in a multiprocessor system comprising a plurality of arithmetic processors (50,51,52,53) each having a plurality of arithmetic pipelines said multiprocessor further comprising a main memory (2), and a system controller (1) for controlling data transfer between the plurality of arithmetic processors and the main memory and a system configuration, the system controller being provided with common configuration information storage means (11) for storing arithmetic pipeline configuration information common to all the arithmetic processors, and each arithmetic processor having individual configuration information storage means (65) for storing arithmetic pipeline configuration information of the corresponding arithmetic processor, wherein a given arithmetic processor controls its own arithmetic pipeline configuration in accordance with the arithmetic pipeline configuration information stored in the common configuration information storage means (11) when the given arithmetic processor is logically connected to the system under operation, and the given arithmetic processor controls its own arithmetic pipeline configuration in accordance with the arithmetic pipeline configuration information stored in its own individual configuration information storage means (65) when the given processor is logically disconnected from the system under operation.

Multiprozessorsystem nach Anspruch 1, worin: der genannte zweite Prozessor des genannten Multiprozessorsystems eine Instruktionsverarbeitungseinheit aufweist, die durch ein Taktsignal betrieben wird; das genannte Multiprozessorsystem Hauptspeicher-Steuerschaltungsmittel zur Steuerung des Empfanges von Daten, die in dem genannten Hauptspeicher gespeichert werden sollen aufweist, wobei ein Taktsignal die genannten Hauptspeicher-Steuerschaltungsmittel betreibt die genannten Synchronisiermittel Synchronisier-Schaltungsmittel aufweisen, welche mit den genannten Cachespeicher-Verzeichnismittel verbunden sind und auf das genannte getrennte Ausgangssignal, welches von den Verzeichnismittel erzeugt wird, ansprechen, und hierdurch ein Fangsignal erzeugen; und worin Takterzeugungsmittel, die mit den genannten Synchronisierschaltungsmittel verbunden sind und auf das genannte Fangsignal ansprechen, zur Synchronisation der Taktsignale, die die genannte Instruktionsverarbeitungseinheit betreiben mit den Taktsignalen, die die genannten Hauptspeichersteuerschaltungsmittel betreiben, vorgesehen sind, wobei sich ein Ausgangssignal von den genannten Hauptspeichersteuerschaltungsmittel in Synchronisation mit den genannten Taktsignalen, welche die genannten Hautpspeichersteuerschaltungsmittel betreiben, befindet, und wobei das Ausgangssignal von den genannten Hauptspeicher-Steuerschaltungsmittel den Empfang von Daten die im genannten Hauptspeicher gespeichert werden sollen steuert.

The multiprocessor system of claim 1, wherein: said second processor of said multiprocessing system comprises an instruction processing unit, a clock signal energizing said instruction processing unit; said multiprocessing system comprises a main memory control circuit means for controlling the receipt of data to be stored in said main memory, a clock signal energizing said main memory control circuit means; said synchronizing means comprises sync circuit means connected to said cache directory means and responsive to said separate output signal developed therefrom for developing a trap signal in response thereto; and clock generator means connected to said sync circuit means and responsive to said trap signal for synchronizing the clock signal energizing said instruction processing unit with the clock signal energizing said main memory control circuit means, an output from said main memory control circuit means being in synchronization with said clock signal energizing said main memory control circuit means, said output from said main memory control circuit means controlling the receipt of data to be stored in said main memory.

BUSSTRUKTUR FÜR EIN MULTIPROZESSORSYSTEM

BUS STRUCTURE FOR A MULTIPROCESSOR SYSTEM

Symmetrisches Multiprozessorsystem

12-way