Parallelverarbeitung

Datenpuffer für die Parallelverarbeitung

Data buffer for parallel processing

Implementierung alternativer Parallelverarbeitung unter Verwendung von Batchprozessen

Implementation of alternative parallel processing using batch processes

Damit steht Ihnen die Leistung der Parallelverarbeitung mit optimaler Lastverteilung und flexibler Ausfallreserve zur Verfügung.

Multiple scanners checking multiple filers gives you the power of parallel processing for optimal load balancing and flexible failover protection.

Parallel-Verarbeitungsverfahren für die Verwendung in einem Prozessor, der eine Vielzahl von Operationseinheiten (9-1 bis 9-N; 11, 12; 32-1 bis 32-3) enthält und auch eine Vielzahl von Sätzen an Registern (5; 18; 33-1 bis 33-3) enthält, wobei jeder Satz eine Vielzahl von Registern (ROi bis RMi) umfaßt, wobei das Verfahren die folgenden Schritte aufweist: Verwenden der gespeicherten Wählinformation (Si) während einer Einschreiboperation zum Einschreiben von Daten in einen adressierten Registersatz (Ri), welche Information dem adressierten Registersatz (Ri) entspricht und dazu dient, zu identifizieren, welches der Register des Satzes als letztes in einer vorbestimmten Auswählsequenz der Register dieses Satzes ausgewählt worden ist, um das nächst verfügbare eine der Register dieses Satzes für das Speichern von Daten auszuwählen und um die gespeicherte Wählinformation (Si) entsprechend dem adressierten Registersatz auf den neuesten Stand zu bringen; Durchführen einer Parallelverarbeitung, bei der ein erster Befehl (S0) eines Programms durch eine der Operationseinheiten ausgeführt wird, während ein zweiter Befehl (S4) des Programms, der auf den zweiten Befehl in der geschriebenen Sequenz der Befehle des Programms folgt, durch eine andere eine der Operationseinheiten ausgeführt wird; und Beurteilen, ob im Laufe solch einer parallelen Verarbeitung es nicht gewiß ist, daß der zweite Befehl auf den ersten Befehl in der tatsächlichen Ausführungssequenz des Programms folgt und, wenn dies nicht sicher ist, provisorisches Speichern der ersten Bestimmungsinformation (Ui = 0) entsprechend dem Registersatz, der in solch einer Schreiboperation zu adressieren ist, nach der der zweite Befehl gerufen hat, und Anzeigen, daß irgendwelche Daten, die in dieser Schreiboperation geschrieben wurden, nicht dafür bekannt sind, daß sie gültige Daten darstellen, woraufhin der zweite Befehl ausgeführt wird, und nur dann, wenn bestimmt wird, daß der zweite Befehl auf den ersten Befehl in der tatsächlichen Ausführungssequenz folgt, Speichern der zweiten Bestimmungsinformation (Ui = 0) anstelle der gespeicherten ersten Bestimmungsinformation, um anzuzeigen, daß die geschriebenen Daten dafür bekannt sind, daß sie gültige Daten darstellen.

A parallel processing method, for use in a processor that includes a plurality of operating units (9-1 to 9-N; 11, 12; 32-1 to 32-3) and also includes a plurality of sets of registers (5; 18; 33-1 to 33-3), each set comprising plural registers (R0i to RMi), which method comprises the steps of: employing, during a write operation for writing data to an addressed register set (Ri), stored selection information (Si), corresponding to the addressed register set (Ri) and serving to identify which of the registers of the set was last selected in a predetermined selection sequence of the registers of that set, to select the next-available one of the registers of that set for the storage of the data, and updating the stored selection information (Si) corresponding to the addressed register set; performing parallel processing in which a first instruction (S0) of a program is executed by one of the operating units whilst a second instruction (S4) of the program, following the said first instruction in the written sequence of instructions of the program, is executed by another one of the operating units; and judging whether, in the course of such parallel processing, it is not certain that the said second instruction will follow the said first instruction in the actual execution sequence of the program and, if it is not certain, provisionally storing first determination information (Ui=0), corresponding to the register set to be addressed in such a write operation called for by the said second instruction and indicating that any data written in that write operation is not known to constitute valid data, whereupon the said second instruction is executed, and, only when it is determined that the said second instruction will follow the said first instruction in the said actual execution sequence, storing, in place of the stored first determination information, second determination information (Ui=0) indicating that the written data is known to constitute valid data.