bitweise

bitweise

bitwise

bitweise zylinderabhängige Bestromung der Endstufe 1 am Auslass (Softwarezylinder abh. Zündreihenfolge)

bitwise cylinder-dependent energization of the output stage 1 at the outlet (Software cylinder dep. firing order)

Wort bitweise ausgeben

Output word bit

Die Festlegung erfolgt bitweise.

The stipulation is made bit by bit.

Dies ermöglicht eine zeitsparende Auswahl, da die Auswahl bitweise stattfindet und nicht die vollständige Bitfolge übertragen werden muss, bis eine Auswahl stattfinden kann.

The just outlined sequence of steps in a preferred embodiment of the invention results in a time saving selection because the selection takes place in a bit-by-bit fashion so that a complete bit sequence does not need to be transmitted prior to a point of time where a selection can start.

Logische Operatoren verknüpfen bitweise den Inhalt zweier Ausdrücke oder Variablen. Sie werden beispielsweise verwendet, um zu prüfen, ob bestimmte Bits gesetzt sind oder nicht.

Logical operators combine (bitwise) the contents of two expressions or variables, for example, to test if specific bits are set or not.

Digitale Breitbandvermittlung nach Anspruch 1, wobei jede Detektionssignal-Ausgabeeinheit (93, 94, 95) aufweist: zwei Schieberegister (94, 95), welche jeweils die an Eingangskanäle angelegte Zelleninformation bitweise einlesen; eine Steuerung (93), welche den Übertragungspfad jeder Zelleninformation durch Lesen des in dem vordersten Bit jeder Zelleninformation angeordneten Identifikationsbits I und der Bitinformation des Adressendatensignals (AD), welche sich eine vorbestimmte Anzahl von Bit hinter den vordersten Bits befinden, bestimmt, und ein Steuersignal (S) ausgibt, das auf der vorstehenden Bestimmung basiert, und dann, wenn die Adressendatensignale (AD) der Eingangsinformation identisch sind, ein Konflikt-Detektionssignal (TA, TB) ausgibt, welches einer vorbestimmten Signalleitung anzeigt, daß eine nicht bevorzugte Zelleninformation verlorengegangen ist; wobei die mehreren Stufen der ersten Schalteinrichtung (91) aufweisen: mehrere 2x2-Einheitsschalter mit zwei Eingangsanschlüssen und zwei Ausgangsanschlüssen zum Schalten des Übertragungspfades jeder Zelleninformation, die die zwei Schieberegister (94, 95) passiert hat, auf der Basis des in der Steuerung (93) erzeugten Steuersignals S, wobei die mehreren Stufen der zweiten Schalteinrichtung (92) aufweisen: mehrere zweite 2x2-Einheitsschalter mit zwei Eingangsanschlüssen und zwei Ausgangsanschlüssen zum Aufbau eines Übertragungspfades, um ein Konflikt-Detektionssignal zurückzusenden, das in der Steuerung einer nächsten Stufe erzeugt wird, an welche der erste 2x2-Einheitsschalter seine Ausgangsinformation auf der Basis des(r) Steuersignals(e) überträgt, die in der Steuerung (93), welche den Zustand des ersten 2x2-Einheitsschalters bestimmt, erzeugt werden; und wobei eine ODER-Schaltung (96, 97) vorgesehen ist, in welcher das in der Steuerung (93) des zweiten 2x2-Einheitsschalters erzeugte Konflikt-Detektionssignal mit dem in der Steuerung (93) des ersten 2x2-Einheitsschalters erzeugten Konflikt-Detektionssignal ODER-verknüpft wird, und welche das resultierende Signal an den zweiten 2x2-Einheitsschalter einer Vorstufe liefert, welche die Zelleninformation zu den zwei Schieberegistern (94, 95) liefert; wobei die Puffersteuerung (83) auf das in dem ODER-Signal erzeugte Konflikt-Detektionssignal reagiert.

A broad band digital exchange according to claim 1, wherein each said detection signal output unit (93, 94, 95) comprises: two shift registers (94, 95) which respectively read in the cell information applied to said input channels bit by bit; and a controller (93) which determines transmission path of the each cell information by reading in the identification bits (I) arranged in the top bit of the each cell information and bit information of the address data (AD) which are predetermined numbers of bits behind the top bits, and outputs a control signal (S) based on above determination, further when the address data (AD) of input information are identical, outputs a conflict detection signal (TA, TB) indicating that non-preferential cell information has been lost to a predetermined signal line; wherein said plurality of stages of first switching means (91) comprise: a plurality of 2x2 unit switches having two input terminals and two output terminals for switching the transmission path of the each cell information passed said two shift registers (94, 95) respectively, based on the control signal (S) produced in said controller (93), wherein said plurality of stages of second switching means (92) comprise: a plurality of second 2x2 unit switches having two input terminals and two output terminals for establishing a transmission path to send back a conflict detection signal produced in the controller of a next stage to which the first 2x2 unit switch transmits its output information, based on the control signal(s) produced in said controller (93) which determines the connection state of said first 2x2 unit switch; and wherein an OR circuit (96, 97) is provided in which the conflict detection signal produced in the controller (93) of said second 2x2 unit switch is ORed with the conflict detection signal produced in the controller (93) of said first 2x2 unit switch, and which supplied the resulting signal to the second 2x2 unit switch of a forward stage which supplied the cell information to said two shift registers (94, 95); wherein said buffer controller (83) responds to the conflict detection signal produced in said OR signal.

Aufzeichnungskopfsystem nach Anspruch 2, wobei die Auswahleinrichtung ein Schieberegister zur Speicherung von Auswahldaten umfaßt, die ein Bit pro Block als das Freigabebit bestimmen, wobei die Auswahleinrichtung eingerichtet ist, die Auswahldaten bitweise zu verschieben, so daß jede einzelne der Ausstoßeinrichtungen jedes Blocks sequentiell durch die Auswahldaten angesteuert wird.

A recording head system as claimed in claim 2, wherein said selecting means comprises a shift register for storing selecting data which designates one bit per block as the enabling bit, said selecting means being arranged to shift said selecting data bit by bit so that each one of said ejecting means of each block is sequentially driven by the selecting data.