digitale Schaltung

Erfindungsgemäß ist vorgesehen, dass die Taktrückgewinnungseinrichtung durch eine digitale Schaltung gebildet ist.

According to the invention, the clock signal recovery device consists of a digital circuit.

Vorrichtung zur Entschleierung von FBAS-Signalen für ein Bildübertragungssystem, welches einen Sender sowie Empfänger umfaßt, wobei die Verschleierung durch Zeilenverdrehung erfolgt und von einer Pseudozufallsfolge gesteuert wird, die von einem Kontrollwort (CW) abhängt, dessen verschlüsselter Wert in dem FBAS-Signal enthaiten ist, und in die nicht genutzten Zeilen von wenigstens einem Teil der gesendeten Bilder Pakete verschlüsselter Daten einfügt, die dem Kontrollwort entsprechen, wobei diese Daten für jeden Empfänger spezifische Berechtigungs-Verwaltungsmeldungen (EMM) und allen Nutzern gemeinsame Zugriffsmeldungen (ECM) sind, wobei die Vorrichtung eine digitale Schaltung zur Entschleierung (14) aufweist, die mit einem Generator für Pseudozufallsfolgen (24) verbunden ist, der von einer Steuereinheit (22) gesteuert wird, die mit einem Datenschutzprozessor (23) verbunden ist, zu dem sie die verschlüsselten Werte der Berechtigungs-Verwaltungsmeldungen (EMM) und der Zugriffsmeldungen (ECM) überträgt, wobei die Vorrichtung dadurch gekennzeichnet ist, daß, nachdem das einer Zeile des Videosignals zugeordnete Farbsynchronsignal während der Verschleierung während der Verschleierung in die folgende Zeile verschoben wurde, sie einen Zwischenspeicher aufweist, der das Farbsynchronsignal überträgt, ohne daß die Vorrichtung sie speichern muß.

Device for unscrambling composite video signals, for a picture transmission system comprising a transmitter and receivers, the scrambling being done by line interchanging and being controlled by a pseudo-random sequence depending on a control word (CW) the encrypted value of which is incorporated with the composite video signal and including packets of encrypted data corresponding to the control word in the unused lines of at least some of the transmitted pictures, these data being entitlement messages (EMM) specific to each receiver, and access messages (ECM) common to all the users, the device comprising a digital unscrambling circuit (14) connected to a generator (24) of pseudo-random sequences controlled by a control unit (22) connected to a security processor (23) to which it transmits the encrypted values of the entitlement messages (EMM) and of the access messages (ECM), the said device being characterized in that, the chrominance burst relating to a line of the video signal having been shifted towards the following line during scrambling, it comprises a buffer register transmitting the chrominance burst, without the device having to store them.

Die digitale Schaltung gemäß Anspruch 1, bei der die erste Verzögerungsschaltung eine erste Mehrzahl von Verzögerungsgattern (304, 306, 308, 310), die seriell verbunden sind, aufweist, wobei jedes der ersten Mehrzahl von Verzögerungsgattern die Verzögerungssteuersignal-Eingänge für die Inkrementalverzögerungssteuersignale (PCNTRL2, NCNTRL2) aufweist, und wobei die zweite Verzögerungsschaltung eine zweite Mehrzahl von Verzögerungsgattern (314, 316, 318, 320, 322), die seriell verbunden sind, aufweist, wobei jedes der zweiten Mehrzahl von Verzögerungsgattern Eingänge für die Referenzsteuersignale (PCNTRL1, NCNTRL1) aufweist.

The digital circuit of Claim 1, wherein said first delay circuit comprises a first plurality of delay gates (304, 306, 308, 310) connected in series, each of said first plurality of delay gates having said delay control signal inputs for said incremental delay control signals (PCNTRL 2, NCNTRL 2) and wherein said second delay circuit comprises a second plurality of delay gates (314, 316, 318, 320, 322) connected in series, each of said second plurality of delay gates having inputs for said reference control signals (PCNTRL 1, NCNTRL 1).

Eine digitale Schaltung zum Erzeugen von Inkrementalverzögerungssteuersignalen (PCNTRL2, NCNTRL2), die verwendet werden können, um ein Zielsignal (402, 502) zu verzögern, wobei die digitale Schaltung folgende Merkmale aufweist: eine Referenzschaltung (Fig. 2) zum Erzeugen von Referenzsteuersignalen (PCNTRL1, NCNTRL1); eine erste Verzögerungsschaltung (304 bis 310) mit einem Takteingang (302) und einem gesteuerten Verzögerungseingang für die Inkrementalverzögerungssteuersignale (PCNTRL2, NCNTRL2), wobei die erste Verzögerungsschaltung ein Eingangstaktsignal (CKIN) verzögert, um ein erstes verzögertes Taktsignal (311) zu liefern; eine zweite Verzögerungsschaltung (314 bis 322) mit einem Takteingang (302) und einem gesteuerten Verzögerungseingang für die Referenzsteuersignale (PCNTRL1, NCNTRL1), wobei die zweite Verzögerungsschaltung das Eingangstaktsignal (CKIN) verzögert, um ein zweites verzögertes Taktsignal (323) zu liefern; und eine Mischschaltung (312, 324, 326, 328, 330) mit Eingängen, zu denen das erste und das zweite verzögerte Taktsignal (311, 323) gekoppelt wird, wobei die Mischschaltung das erste und das zweite verzögerte Taktsignal kombiniert, um das Inkrementalverzögerungssteuersignal (PCNTRL2, NCNTRL2) zu erzeugen; wobei die Referenzschaltung ferner folgende Merkmale aufweist: (a) eine dritte Verzögerungsschaltung (203, 204, 206, 208, 210) mit einem Takteingang und einem gesteuerten Verzögerungseingang für das Referenz steuersignal (PCNTRL1, NCNTRL1), wobei die dritte Verzögerungsschaltung das Eingangstaktsignal (CKIN) verzögert, um ein drittes verzögertes Taktsignal (216) als eine Ausgabe zu liefern; (b) eine Inverterschaltung (222) mit einem Takteingang für das Taktsignal (CKIN), um ein viertes verzögertes Taktsignal (216) zu liefern; und (c) eine Mischschaltung (212, 224, 226, 228, 230) mit Eingängen für das dritte und das vierte verzögerte Taktsignal, wobei die Mischschaltung das dritte und das vierte verzögerte Taktsignal kombiniert, um das Referenzsteuersignal (PCNTRL1, NCNTRL1) zu erzeugen.

A digital circuit for creating incremental delay control signals (PCNTRL 2, NCNTRL 2) which can be used to delay a target signal (402, 502), said digital circuit comprising: a reference circuit (Fig. 2) for generating reference control signals (PCNTRL 1, NCNTRL 1); a first delay circuit (304-310) having a clock input (302) and a controlled delay input for said incremental delay control signals (PCNTRL 2, NCNTRL 2), said first delay circuit delaying an input clock signal (CKIN) to provide a first delayed clock signal (311); a second delay circuit (314-322) having a clock input (302) and a controlled delay input for said reference control signals (PCNTRL 1, NCNTRL 1), said second delay circuit delaying said input clock signal (CKIN) to provide a second delayed clock signal (323); and a mixing circuit (312, 324, 326, 328, 330) having inputs connected to said first and second delayed clock signals (311, 323), said mixing circuit combining said first and second delayed clock signals to create said incremental delay control signal (PCNTRL 2, NCNTRL 2); said reference circuit further comprising: (a) a third delay circuit (203, 204, 206, 208, 210) having a clock input and having a controlled delay input for said reference control signal (PCNTRL 1, NCNTRL 1), said third delay circuit delaying said input clock signal (CKIN) to provide a third delayed clock signal (216) as an output; (b) an inverter circuit (222) having a clock input for said clock signal (CKIN) to provide a fourth delayed clock signal (216); and (c) a mixing circuit (212, 224, 226, 228, 230) having inputs for said third and fourth delayed clock signals, said mixing circuit combining said third and fourth delayed clock signals to create said reference control signal (PCNTRL 1, NCNTRL 1).

Eine programmierbare Verzögerungsschaltung, die die digitale Schaltung gemäß einem beliebigen der vorhergehenden Ansprüche aufweist, wobei die digitale Schaltung die Inkrementalverzögerungssteuersignale (PCNTRL2, NCNTRL2) zu einer Inkrementalverzögerungsschaltung (404) liefert und die Referenzsteuersignale (PCNTRL1, NCNTRL1) zu einer Referenzverzögerungsschaltung (406) liefert; wobei die Inkrementalverzögerungsschaltung (404) und die Referenzverzögerungsschaltung (406) jeweilige Ausgänge (405, 407) aufweisen, die mit einer Auswahleinrichtung (410) verbunden sind, welche auf ein Verzögerungssteuer-Eingabebit (SO) anspricht, um eine der Ausgaben (405, 407) auszuwählen, wodurch ein Ausgangssignal (411) mit einer vorbestimmten Verzögerung geliefert wird.

A programmable delay circuit comprising the digital circuit of any of the preceding claims, which digital circuit supplies said incremental delay control signals (PCNTRL 2, NCNTRL 2) to an incremental delay circuit (404) and supplies said reference control signals (PCNTRL 1, NCNTRL 1) to a reference delay circuit (406); said incremental delay circuit (404) and said reference delay circuit (406) having respective outputs (405,407) connected to selecting means (410) responsive to a delay control input bit (SO) so as to select either one of said outputs (405,407) whereby an output signal (411) is provided with a predetermined delay.