digital circuit

interfacing between low logic level digital circuit

Schnittstelle zwischen niedrigen Logikpegel Digitalschaltung

low logic level digital circuit

niedrigen Logikpegel Digitalschaltung

What is now decisive is the clock time of the digital circuit.

Maßgeblich ist nunmehr die Taktzeit der Digitalschaltung.

Digital circuit for generating the vertical synchronizing signal (vs) and identification signals (h1, h2) for the first and second fields in digital television receivers, comprising a digital horizontal oscillator (ho) in the form of a phase-locked loop which produces internal horizontal synchronizing signals (ih) with a 1:1 mark/space ratio in the synchronous state and digital horizontal deflection signals (hd), a low-pass filter (tp) suppressing the video components of the digital composite color signal (cs), a digital sync separator (ss) following the low-pass filter (tp), a sign inverter (si) whose signal input is fed by the separated horizontal and vertical synchronizing signals (eh) (= external synchronizing signals), and whose control input is fed by the internal horizontal synchronizing signal (ih) for adding a sign bit so that the 1s of the internal synchronizing signals (ih) produce in the sign bit a binary level representing a positive sign, while the Os produce a binary level representing a negative sign, an accumulator (ak) which follows the sign inverter (si), and whose reset and output-enbable input is fed by the internal horizontal synchronizing signal (ih) in such a way that the accumulated output-signal of the sign inverter is transferred to the control input of the horizontal oscillator (ho) and the accumulator is reset only on the positive-going edges of the internal horizontal synchronizing signal (ih), an absolute-value device (bb) which follows the accumulator (ak) and is fed by the accumulated signal on each edge of the internal horizontal synchronizing signal (ih), a comparator (k) whose minuend input (A) in connected to the output of the absolute-value device (bb), and whose subtrahend input (B) is fed by a threshold value (s) equal to about half the positive maximum value of the output signal of the accumulator (ak), a counter (z) whose count input (ze) is fed by the internal horizontal synchronizing signal (ih) so that the counter (z) counts on each edge of the internal horizontal synchronizing signal (ih), and whose count capacity is slightly greater than that required for one field period, a first AND gate (u1) one input of which is connected to the minuend-greater-than/equal-to-subtrahend output (AB) of the comparator (k), and the other input of which is connected to one of the count outputs (zo) of the upper third of the count capacity, an OR gate (og) one input of which is connected to the output of the first AND gate (u1) and the other input of which is connected to the maximum count output (zm), and the output of which provides the vertical synchronizing signals (vs) and is connected to the reset input (re) of the counter (z), a second AND gate (u2) having the sign bit of the output signal of the accumulator (ak) applied to one of its inputs and delivering the identification signal (h1) for the first field, and a third AND gate (u3) one input of which is fed by the sign bit of the output signal of the accumulator (ak), and the other input of which, together with that of the second AND gate (u2), is connected to the output of the OR gate (og), and which provides the identification signal (h2) for the second field.

Digitalschaltung zur Erzeugung des Vertikalsynchronsignals (vs) und von Identifikationssignalen (h1, h2) für das erste und das zweite Halbbild in digitalen Fernsehempfängern mit einem als PLL-Schleife ausgebildeten digitalen Horizontaloszillator (ho), der interne Horizontalsynchronsignale (ih) mit dem Impuls-Pausen-Verhältnis 1:1 im synchronen Zustand und digitale Horizontalablenksignale (hd) erzeugt, mit einem die Videoanteile des digitalen FBAS-Signals (cs) unterdrückenden Tiefpaß (tp), mit einer digitalen Synchronimpulsabtrennschaltung (ss), die dem Tiefpaß (tp) nachgeschaltet ist, mit einem Vorzeicheninvertierer (si), dessen Signaleingang die abgetrennten Horizontal- und Vertikalsynchronsignale (eh) (= externe Synchronsignale) und dessen Steuereingang das interne Horizontalsynchronsignal (ih) zur derartigen Erweiterung der Stellenzahl um eine Vorzeichenstelle zugeführt sind, daß die Einsen der internen Synchronsignale (ih) einen einem positiven Vorzeichen entsprechenden Binärpegel in der Vorzeichenstelle, dagegen deren Nullen einen einem negativen Vorzeichen entsprechenden Binärpegel erzeugen, mit einem Akkumulator (ak), der dem Vorzeicheninvertierer (si) nachgeschaltet ist und dessen Reset- und Ausleseeingang das interne Horizontalsynchronsignal (ih) derart zugeführt ist, daß nur bei dessen positiven Flanken das akkumulierte Ausganssignal des Vorzeicheninvertierers an den Steuereingang des Horizontaloszillators (ho) übernommen und der Akkumulator zurückgesetzt wird. mit einem Betragsbildner (bb), der dem Akkumulator (ak) nachgeschaltet ist und bei jeder Flanke des internen Horizontalsynchronsignals (ih) das akkumulierte Signal zugeführt erhält, mit einem Komparator (k), dessen Minuend-Eingang (A) am Ausgang des Betragsbildners (bb) liegt und dessen Subtrahend-Eingang (B) ein Schwellwert (s) zugeführt ist, der etwa beim halben positiven erreichbaren Maximalwert des Ausgangssignals des Akkumulators (ak) liegt, mit einem Zähler (z), dessen Zähleingang (ze) das interne Horizontalsynchronsignal (ih) derart zugeführt ist, daß bei jeder seiner Flanken gezählt wird, und dessen Zählkapazität geringfügig höher ist, als einer Halbbilddauer entspricht, mit einem ersten UND-Gatter (u1), dessen einer Eingang am Minuend-größer/gleich-Subtrahend-Ausgang (AB) des Komparators (k) und dessen anderer Eingang an einem Zählerstandausgang (zo) des oberen Drittels der Zählkapazität liegt, mit einem ODER-Gatter (og), dessen einer Eingang mit dem Ausgang des ersten UND-Gatters (u1) und dessen anderer Eingang mit dem höchsten Zählerstandausgang (zm) verbunden ist sowie dessen Ausgang die Vertikalsynchronsignale (vs) liefert und mit dem Reset-Eingang (re) des Zählers (z) verbunden ist, mit einem zweiten UND-Gatter (u2), dessen einem Eingang das Signal der Vorzeichenstelle des Ausgangssignals des Akkumulators (ak) zugeführt ist und das das Identifikationssignal (h1) für das erste Halbbild liefert, und mit einem dritten UND-Gatter (u3), dessen einem Eingang das invertierte Signal der Vorzeichenstelle des Ausgangssignals des Akkumulators (ak) zugeführt ist und dessen anderer Eingang zusammen mit dem des zweiten UND-Gatters (u2) am Ausgang des ODER-Gatters (og) liegt und das das Identifikationssignal (a2) für das zweite Halbbild liefert.