antwortend

antwortend

responding

antwortend

answering

Vorrichtung zum Verifizieren der Integrität einer Speicheradresse, die einer Inkrementierung (+ 1) durch eine Inkrementierungsschaltung (14-64) unterworfen wurde, wobei die Speicheradresse, die von irgendeiner einer Anzahl von Quellen (14-1, 14-2, 14-4, 14-5) geliefert worden ist, Teil eines Adreßwortes ist, das n Adreßbits und m Integritätsbits aufweist, wobei die Vorrichtung gekennzeichnet ist durch: eine erste Schaltung (14-62) zum Anlegen zumindest eines Abschnittes (CMAD13-CMAD22) der n Adreßbits an die Inkrementierungsschaltung (14-64), die angepaßt ist, um einen entsprechenden inkrementierten Adreßabschnitt (EVAD) und ein Inkrementübertrag-Signal (INCRY0) bereitzustellen, das angibt, ob für den Speicheradreßabschnitt (CMAD) eine Inkrementierung stattfindet oder nicht; eine Paritätstransformationsschaltung (14-65), um auch den Abschnitt (CMAD13-CMAD22) der n Adreßbit zu empfangen, zum Empfangen eines entsprechenden Abschnittes der m Integritätsbits (CMAP) und des Inkrementübertrag-Signals (INCRY0), und antwortend auf diese Signale zum Ubertragen der entsprechenden der Integritätsbits (CMAP) in transformierte entsprechende Integritätsbits (CMAP/E) des entsprechenden Abschnittes der inkrementierten Adresse (EVAD); und eine Logikschaltung (14-70) zum Empfangen von Signalen, die den inkrementierten Adreßabschnitt (EVAD) von der Inkrementierschaltung (14-64) darstellen und die transformierten Integritätsbits (CMAP/E) von der Transformationsschaltung, und angepaßt zum Verifizieren durch Überprüfen der Parität zwischen dem Abschnitt der inkrementierten Adresse (EVAD) und entsprechenden der transformierten Integritätsbits (CMAP/E), ob ein Adressentransfer und eine -inkrementierung ohne Fehler durchgeführt worden ist oder nicht.

Apparatus for verifying the integrity of a memory address subjected to incrementation (+1) by an incrementing circuit (14-64), said memory address, supplied from any one of a number of sources (14-1, 14-2, 14-4, 14-5), being part of an address word comprising n address bits and m integrity bits, said apparatus being characterized by: a first circuit (14-62) for applying at least a portion (CMAD13 - CMAD22) of said address bits to said incrementing circuit (14-64) which is adapted to provide a corresponding incremented address portion (EVAD) and an increment carry signal (INCRY0) denoting whether or not for the said memory address portion (CMAD) incrementation takes place; a parity transform circuit (14-65) for also receiving said portion (CMAD13 - CMAD22) of said address bits, for receiving a corresponding portion of said integrity bits (CMAP) and said increment carry signal (INCRY0), and responsive to these signals for transforming said corresponding ones of said integrity bits (CMAP) into transformed corresponding integrity bits (CMAP/E) of the corresponding portion of the incremented address (EVAD); and a logic circuit (14-70) for receiving signals representing the incremented address portion (EVAD) from the incrementing circuit (14-64) and the said transformed integrity bits (CMAP/E) from said transform circuit and adapted for verifying by checking parity between the said portion of the incremented address (EVAD) and corresponding ones of the said transformed integrity bits (CMAP/E) whether or not address transfer and incrementation was performed without error.